文献
J-GLOBAL ID:201702269172165229
整理番号:17A0238395
28nm RISC VプロセッサにおけるキャッシュV_min低減のための再プログラム可能な冗長性【Powered by NICT】
Reprogrammable redundancy for cache Vmin reduction in a 28nm RISC-V processor
著者 (4件):
Zimmer Brian
(Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley)
,
Chiu Pi-Feng
(Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley)
,
Nikolic Borivoje
(Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley)
,
Asanovic Krste
(Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2016
号:
A-SSCC
ページ:
121-124
発行年:
2016年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)