文献

J-GLOBAL ID：200902143633500255   整理番号：96A0867931

マルチディテクションによる組合せ回路のテストパターンコンパクション

Test pattern compaction in combinational logic circuits using multiple detection method.

著者 (3件)： 小西秀明 (富士通) ,  山本剛 (富士通) ,  相京隆 (富士通)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 96  号： 4  ページ： 213-218  発行年： 1996年08月 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： LSIのテストパターン数を削減するために,マルチディテクショ...

シソーラス用語： CAD【計算機】 ,...

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分類 (2件)： CAD,CAM  (JE10000A) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (2件)： 組合せ回路 ,  テストパターン