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J-GLOBAL ID：200902178091744703   整理番号：97A0856599

パーシャルスキャン設計LSIの為の並列テストパタン故障シミュレータ

A Parallel Test Pattern Fault Simulator for Partital Scan Design LSI.

著者 (3件)： 丸山大輔 (富士通) ,  相京隆 (富士通) ,  多田敏彦 (富士通)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 97  号： 224(FTS97 30-37)  ページ： 15-22  発行年： 1997年08月19日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 現在までに,数種類の並列テストパタン故障シミュレータが提案さ...

シソーラス用語： *LSI【IC】 ,...

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (5件)： 設計 ,  LSI ,  テストパタン ,  故障 ,  シミュレータ