特許
J-GLOBAL ID：200903086528797072
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-211131
公開番号（公開出願番号）：特開2000-048585
出願日： 1998年07月27日
公開日（公表日）： 2000年02月18日
要約：
【要約】【課題】 データ“0”,“1”に拘わらず高速センスを可能とした読み出し回路を持つ半導体記憶装置を提供する。【解決手段】 メモリセルアレイ11の読み出し回路はビット線BLをデータ線DLに接続するカラムゲート12、センス線SAと参照センス線RSAの間の電位差を検知するセンスアンプ13、センス線SA及び参照センス線RSAを充電する負荷回路14a,14b、センス線SAとデータ線DLの間、及び参照センス線RSAと参照データ線RDLの間を分離する分離回路15a,15b、参照電流を流す参照電流回路16を有する。センス線SAには、データセンス動作の初期にセンス線SAを参照センス線RSAより低い電位に設定するための過充電防止回路17が設けられ、データ線DLには、データセンス動作の初期にデータ線DLの充電を加速する充電加速回路18が設けられる。
請求項（抜粋）：
複数本ずつのビット線とワード線の各交差部に、選択されたときにビット線の電流引き込みを行うか否かを二値データに対応させる形式のメモリセルを配置して構成されるメモリセルアレイと、このメモリセルアレイの少なくとも一つのビット線を選択的にデータ線に接続するための選択ゲート回路と、前記データ線が分離回路を介して接続されたセンス線と参照センス線との間の電位差を検知増幅するためのセンスアンプと、前記センス線に電流を供給する負荷回路と、前記センス線に接続されて、前記選択ゲート回路により選択されたビット線と前記データ線とが接続されるデータセンス動作の初期に前記センス線を前記参照センス線より低い電位に設定するための過充電防止回路と、前記データ線に接続されて、前記選択ゲート回路により選択されたビット線と前記データ線とが接続されるデータセンス動作の初期に前記データ線の充電を加速するための充電加速回路と、を備えたことを特徴とする半導体記憶装置。
Fターム (5件)：
5B025AA03
, 5B025AC01
, 5B025AD05
, 5B025AD11
, 5B025AE05
