マルチプロセッサ

発明者： ,
出願人/特許権者：
代理人 (2件)：後藤政喜 , 藤井正弘
公報種別：公開公報
出願番号（国際出願番号）：特願2008-118007
公開番号（公開出願番号）：特開2008-217825
出願日： 2008年04月30日
公開日（公表日）： 2008年09月18日
要約：

【課題】並列処理用のマルチプロセッサにおいて、価格性能比を改善し、高まりつつある半導体集積度にスケーラブルな性能向上を達成する。【解決手段】CPUと、スタティックスケジューリング時に転送されるデータを格納する第1メモリと、を備える複数のプロセッシングエレメントと、前記各プロセッシングエレメントによって共有される集中共有メモリと、を備えるマルチプロセッサであって、前記各プロセシングエレメントは、前記CPU及び前記ネットワークインタフェースに直接接続され、将来実行すべき命令を前記集中共有メモリから先読みするアジャスタブルプリフェッチ命令キャッシュをさらに備え、前記アジャスタブルプリフェッチ命令キャッシュは、将来実行される命令列を事前読み出しできるエリアとして複数のウェイを使用し、通常のキャッシュエリアとして複数のウェイを使用することを特徴とするマルチプロセッサ。【選択図】図1

請求項（抜粋）：

CPUと、前記CPUに接続されているネットワークインタフェースと、スタティックスケジューリング時に転送されるデータを格納する第1メモリと、を備える複数のプロセッシングエレメントと、前記各プロセッシングエレメントに接続され、前記各プロセッシングエレメントによって共有される集中共有メモリと、を備えるマルチプロセッサであって、前記各プロセシングエレメントは、前記CPU及び前記ネットワークインタフェースに直接接続され、将来実行すべき命令を前記集中共有メモリから先読みするアジャスタブルプリフェッチ命令キャッシュをさらに備え、前記アジャスタブルプリフェッチ命令キャッシュは、将来実行される命令列を事前読み出しできるエリアとして複数のウェイを使用し、通常のキャッシュエリアとして複数のウェイを使用することを特徴とするマルチプロセッサ。

IPC (4件)：

G06F 15/17 , G06F 12/08 , G06F 15/167 , G06F 12/06

FI (9件)：

G06F15/17 630B , G06F12/08 513 , G06F15/17 635A , G06F15/167 610A , G06F12/08 511E , G06F12/08 505B , G06F12/06 530A , G06F12/08 523B , G06F12/08 563

Fターム (13件)：

5B005JJ11 , 5B005KK14 , 5B005MM02 , 5B005NN22 , 5B005TT02 , 5B045BB28 , 5B045BB29 , 5B045DD01 , 5B045DD12 , 5B045GG11 , 5B060KA02 , 5B060KA06 , 5B060KA09

引用特許：

審査官引用 (9件)

特開平2-244253
並列処理装置
公報種別：公開公報出願番号：特願平5-052744 出願人：株式会社東芝
特開平4-232549

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引用文献：

審査官引用 (1件)

キャッシュ操作明示化の提案 The Cache under the Control of Program

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