不揮発性半導体メモリ

発明者： ,
出願人/特許権者：
代理人 (7件)：鈴江武彦 , 村松貞男 , 坪井淳 , 橋本良郎 , 河野哲 , 中村誠 , 河井将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-265773
公開番号（公開出願番号）：特開2004-103161
出願日： 2002年09月11日
公開日（公表日）： 2004年04月02日
要約：

【課題】周辺トランジスタのスケーリングが困難であっても高集積化が可能な不揮発性メモリを実現する。【解決手段】階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線MBL0,MBL1,...を共有している複数のセルブロック3aに対して共通にカラムリセット兼ビット線テストトランジスタ領域4aを設け、センスアンプが接続されるデータ線DLを上層ビット線から選択的に切り離し得るようにした。【選択図】図2

請求項（抜粋）：

データを保持する第1及び第2の不揮発性メモリセルと、前記第1及び第2のメモリセルに対応して接続された第1及び第2のビット線と、前記第1及び第2のビット線に対応して接続された第1及び第2のカラム選択トランジスタと、前記第1及び第2のカラム選択トランジスタが共通に接続された第1のノードにドレインノードが接続された第1のカラムリセット兼ビット線テストトランジスタと、前記第1のノードに選択的に接続され、前記第1のノードに現われたセルデータをセンス増幅するためのセンスアンプと、第1の期間において前記第1または第2のカラム選択トランジスタをオンさせることにより選択した前記第1または第2の不揮発性メモリセルのデータを前記センスアンプでセンスさせた後に前記第1のカラムリセット兼ビット線テストトランジスタをオンさせて前記第1のノードの電位をリセットさせ、第2の期間において前記第1、第2のカラム選択トランジスタ及び前記第1カラムリセット兼ビット線テストトランジスタを同時にオンさせるとともに前記センスアンプを前記第1のノードから電気的に切り離すように制御する制御回路とを具備することを特徴とする不揮発性半導体メモリ。

IPC (8件)：

G11C29/00 , G11C16/02 , G11C16/06 , H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792

FI (6件)：

G11C29/00 673T , H01L27/10 481 , G11C17/00 634B , G11C17/00 601Z , H01L27/10 434 , H01L29/78 371

Fターム (28件)：

5B025AA01 , 5B025AD05 , 5B025AD16 , 5B025AE09 , 5F083EP02 , 5F083EP23 , 5F083EP77 , 5F083ER02 , 5F083ER22 , 5F083ER30 , 5F083LA03 , 5F083LA04 , 5F083LA05 , 5F083LA06 , 5F083LA07 , 5F083LA10 , 5F083ZA20 , 5F101BA01 , 5F101BB05 , 5F101BC11 , 5F101BD33 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5L106DD11 , 5L106FF05 , 5L106GG05 , 5L106GG06

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