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J-GLOBAL ID：201002288515805962   整理番号：10A0670814

並列化コンパイラによるソフトウェアコヒーレンシ制御

Parallelizing Compiler Directed Software Coherence

著者 (3件)： 間瀬正啓 (早稲田大 基幹理工) ,  木村啓二 (早稲田大 基幹理工) ,  笠原博徳 (早稲田大 基幹理工)
資料名： 情報処理学会研究報告(CD-ROM)
巻： 2010  号： 1  ページ： ROMBUNNO.ARC-189,7  発行年： 2010年06月15日 
JST資料番号： Z0031C  ISSN： 2186-2583  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,あらゆる情報機器において処理性能の向上および低消費電力化のため,マルチコアの採用が進んでおり,今後チップ上に集積されるコア数はさらに増え,メニーコア時代が訪れると考えられている。しかしながら,64,128コア以上のメニーコアプロセッサにおけるコヒーレントキャッシュハードウェアは回路規模的にも消費電力的にも実装コストが大きくなりすぎるため,実用化が困難と考えられている。本稿では,キャッシュコヒーレンシ制御機構を持たない共有メモリ型のマルチプロセッサシステムにおいても,並列化コンパイラによりコヒーレントキャッシュと同等な処理を可能とする,ソフトウェアコヒーレンシ制御手法を提案する。本手法をOSCAR自動並列化コンパイラに実装し,4コアまではハードウェアコヒーレント機構を持つが,5コア以上はノンコヒーレント共有メモリ動作となる,8コア構成の情報家電用マルチコアRP2において評価を行ったところ,4アプリケーションプログラムにおいて4コアまででノンコヒーレントキャッシュモードでもコヒーレントキャッシュモードと同等以上の性能が得られ,さらに8コア使用時にも1コア使用時と比較して平均4.88倍の速度向上が自動で得られた。(著者抄録)

シソーラス用語： マイクロプロセッサ ,  *キャッシュコヒーレンシー ,  *マルチプロセッサシステム ,  共有メモリ ,  *コンパイラ ,  高速化 ,  キャッシュメモリ ,  性能評価 ,  マルチコアプロセッサ ,  *メニーコア・プロセッサ
準シソーラス用語： *並列化コンパイラ

分類 (3件)： 記憶方式  (JC02040V) ,  ディジタル計算機方式一般  (JC02010O) ,  言語プロセッサ  (JD03040F)

タイトルに関連する用語 (3件)： 並列化コンパイラ ,  ソフトウェア ,  コヒーレンシ