特許
J-GLOBAL ID：201103036527996749
フラッシュメモリ
発明者：
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出願人/特許権者：
代理人 (6件)：
鈴江 武彦
, 村松 貞男
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願平11-181874
公開番号（公開出願番号）：特開2001-014888
特許番号：特許第4074029号
出願日： 1999年06月28日
公開日（公表日）： 2001年01月19日
請求項（抜粋）：
【請求項1】 複数のフラッシュメモリセルから構成されるメモリセクタと、
外部からの書き込みデータ入力命令を受け書き込みデータ入力命令信号を発生し、外部からの書き込み命令を受け書き込み命令信号を発生するコマンドインターフェイスと、
外部から入力される第1の信号を受け取る第1の信号バッファと、
前記書き込み命令信号によって活性化され、制御信号を発生する制御信号発生回路と、
前記書き込みデータ入力命令信号によって活性化され、外部から入力される書き込みデータを前記第1の信号に同期して受け取るデータ入力バッファと、
前記書き込みデータ入力命令信号によって活性化され、前記第1の信号に同期して前記書き込みデータを受け取り、前記書き込み命令によって活性化され、前記制御信号に同期して誤り訂正のための検査データを発生する誤り訂正回路と、
外部から入力されるアドレスデータを受け取るアドレスバッファと、
前記書き込みデータ入力命令信号によって活性化され、前記第1の信号に同期して前記アドレスデータに基づいて予め決められた順にアドレス信号を発生し、前記書き込み命令信号によって活性化され、前記制御信号に同期して予め決められた順にアドレス信号を発生するアドレス信号発生回路と、
各々が各々のメモリセルに対して設けられ、各々は割り付けられたアドレス信号を受けて前記書き込みデータあるいは検査データを取り込み一時記憶する複数のデータ記憶回路と、
前記書き込み命令によって活性化され、前記複数のデータ記憶回路に一時記憶されている書き込みデータと検査データを前記メモリセクタに書き込む手段
とを具備することを特徴とするフラッシュメモリ。
IPC (4件)：
G11C 29/42 ( 200 6.01)
, G11C 17/00 ( 200 6.01)
, G11C 16/06 ( 200 6.01)
, G11C 16/02 ( 200 6.01)
G11C 29/00 631 Q
, G11C 17/00 E
, G11C 17/00 639 C
, G11C 17/00 601 T
