抄録/ポイント：
抄録/ポイント
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スマートデバイスの普及に伴う移動体通信の急速な普及や端末の通信スループット増大に伴い,端末と基地局の両者に要求される信号処理は増大の一途を辿っている。また,基地局のプログラムは膨大なトラフィックを高速に処理するために複雑化している一方で,将来の機能拡張性の考慮や標準化規格の定期的な更新への対応が必須となっている。このような背景から,無線基地局における信号処理はこれまで一般的だったハードウェアのみの実装ではなく,DSPを用いたソフトウェアによる実装が一般的になっている。加えて近年では,より高い処理性能を実現するためにマルチコアDSPを搭載した計算機を用いることが主流となってきている。マルチコアDSPの資源を最大限活用するためには,ソフトウェアの並列化が必要となるが,ソフトウェア更新毎に人手で並列化を行うには膨大な工数が必要となるだけでなく,そもそも潜在的な並列性を人手で見出すことが困難だという課題がある。本研究では,LTE無線基地局におけるレイヤ2信号処理アプリケーションに対して,OSCAR自動並列化コンパイラを用いて並列化を行い,無線基地局向けのマルチコアDSPを搭載したfreescale MSC8156上で評価した。freescaleマルチコアDSP上で,レイヤ2信号処理のサブレイヤであるMACレイヤ,及びRLCレイヤにおける各機能ブロックの並列化を行ったところ,MACレイヤではヘッダ解析処理が,1コア逐次実行時に比べて6コア並列実行時に3.02倍,SCH終端処理が,1コア逐次実行時に比べて6コア並列実行時に3.53倍の速度向上が確認できた。また,RLCレイヤではPDU受信処理が1コア逐次実行時に比べて6コア並列実行時に3.14倍の速度向上が確認され,freescaleマルチコアDSP上での無線基地局信号処理アプリケーションにおける自動並列化コンパイラを用いた並列化の有用性が確認できた。(著者抄録)
