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J-GLOBAL ID：201502279634586346   整理番号：15A0725812

自動並列化コンパイラによるソフトウェアキャッシュコヒーレンシ制御手法の評価

著者 (5件)： 岸本耀平 (早稲田大) ,  間瀬正啓 (早稲田大) ,  間瀬正啓 (日立 中研) ,  木村啓二 (早稲田大) ,  笠原博徳 (早稲田大)
資料名： 情報処理学会研究報告(Web)  (IPSJ Technical Report (Web))
巻： 2014  号： ARC-213  ページ： VOL.2014-ARC-213,NO.19 (WEB ONLY)  発行年： 2014年12月02日 
JST資料番号： U0451A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 主記憶共有型マルチコアプロセッサにおいて,一般にキャッシュコヒーレンシ制御はハードウェアにより実現されている。今後のプロセッサコア数の増加に伴いキャッシュコヒーレンシハードウェアの回路規模は大きくなり,チップへの実装が困難になること,電力消費が大きくなること,設計期間及び開発費用が増大することが懸念されている。本稿ではこのハードウェアコヒーレンシ制御の問題を解決するために,ハードウェアコヒーレンシ制御機構を持たない主記憶共有型ノンコヒーレントキャッシュマルチコアに対して,並列化コンパイラがソフトウェアに対し自動的にコヒーレンシ制御を行う手法を提案する。本手法を実装したOSCAR自動並列化コンパイラと,4コアのクラスタを2つ持ちクラスタ間ではハードウェアコヒーレンシを持たない情報家電用マルチコアRP2を用い性能評価を行った。9つの科学技術計算アプリケーションを対象として評価を行ったところ,4コアのハードウェアコヒーレンシ制御使用時の性能は平均で1コア性能の2.80倍であったのに対し,ハードウェアコヒーレンシを使用せず本手法を適用した4コア実行時の性能は平均で1コア性能の2.61倍となりほぼ同等の速度向上が得られ,さらに8コアハードウェアコヒーレンシ制御無効時には平均で1コア性能の3.66倍とスケールアップすることが確認できた。(著者抄録)

シソーラス用語： *コンパイラ ,  並列化 ,  自動化 ,  *並列処理 ,  キャッシュコヒーレンシー ,  キャッシュメモリ ,  主メモリ ,  共有メモリ ,  記憶方式 ,  マイクロプロセッサ ,  マルチプロセッサシステム ,  計算機アーキテクチャ ,  電力消費 ,  性能評価 ,  キャッシュ管理 ,  マルチコアプロセッサ ,  改変
準シソーラス用語： SMPクラスタ ,  共有メモリシステム ,  自動並列化コンパイラ ,  主記憶

分類 (2件)： 言語プロセッサ  (JD03040F) ,  ディジタル計算機方式一般  (JC02010O)

引用文献 (9件)：

• 坪井芳朗,太田裕,山下高廣:東芝の次世代SoC「Venezia」,ホモジニアス・マルチコアを採用,日経エレクトロニクス,No.981,pp.105-118(2008).
• Howard, J. et al.: A 48-Core IA-32 message-passing processor with DVFS in 45nm CMOS, Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010 IEEE International, pp. 108-109 (2010).
• Johnson, D., Johnson, M., Kelm, J., Tuohy, W., Lumetta, S. and Patel, S.: Rigel: A 1,024-Core Single-Chip Accelerator Architecture, Micro, IEEE, Vol. 31, No. 4, pp. 30-41 (2011).
• Hennessy, J. L. and Patterson, D. A.: Computer Architecture: A Quantitative Approach 5th edition, p. 112, Elsevier (2012).
• 笠原博徳:最先端の自動並列化コンパイラ技術,情報処理,Vol.44,No.4,pp.384-392(2003).

タイトルに関連する用語 (5件)： 自動並列化コンパイラ ,  ソフトウェア ,  キャッシュコヒーレンシ ,  制御手法 ,  評価