特許
J-GLOBAL ID：201703002545445485
マルチプロセッサシステム
発明者：
,
,
,
,
出願人/特許権者：
,
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2016-233392
公開番号（公開出願番号）：特開2017-062843
出願日： 2016年11月30日
公開日（公表日）： 2017年03月30日
要約：
【課題】高効率なバリア同期処理を実現可能なマルチプロセッサシステムを提供する。【解決手段】各プロセッサCPU#0〜#7内に、バリアライトレジスタBARWとバリアリードレジスタBARRを設け、専用の配線ブロックWBLK3を用いて各BARWを各BARRに配線する。例えば、CPU#0の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの1ビット目に接続され、CPU#1の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの2ビット目に接続される。例えば、CPU#0は、自身のBARWに情報を書き込むことでCPU#1〜#7に同期待ちを通知し、自身のBARRを読むことでCPU#1〜#7が同期待ちか否かを認識する。したがって、バリア同期処理に伴い、特殊な専用命令は不要であり、また高速に処理を行うことができる。【選択図】図3
請求項（抜粋）：
一つのプログラムから分割生成された複数の処理単位の並列処理を実行するマルチプロセッサシステムであって、
それぞれにバリアライトレジスタ及びバリアリードレジスタを備える第1から第N(Nは2以上の整数)のプロセッサと、
前記バリアライトレジスタから出力された信号を前記バリアリードレジスタへ入力する配線ブロックとを有し、
前記バリアライトレジスタは、n(nは2以上の整数)ビットで構成されるレジスタフィールドを有し、
前記バリアリードレジスタは、前記第1から第Nのプロセッサのそれぞれに対応する第1から第Nのそれぞれnビットで構成されるレジスタフィールドを有し、
前記配線ブロックは、それぞれn本の配線で構成される第1から第Nの配線群を有し、
前記第1から第Nの配線群の中の第L(1≦L≦N)の配線群のn本の配線は、それぞれ、前記第1から第Nのプロセッサの中の第Lのプロセッサの前記バリアライトレジスタの前記レジスタフィールドの各ビットと、前記第1から第Nのプロセッサの前記バリアリードレジスタにおける第Lの前記レジスタフィールドの対応する各ビットとを直接的に接続し、
前記第1から第Nのプロセッサのいずれかは、他のプロセッサとの間でバリア同期を行う際に、自身の前記バリアライトレジスタの前記レジスタフィールドに第1情報を書き込み、
前記第1情報は、前記配線ブロックを介して、前記第1から第Nのプロセッサの前記バリアリードレジスタにおける対応する前記レジスタフィールドに書き込まれ、
前記第1から第Nのプロセッサのいずれかは、前記バリアリードレジスタの中の自身のプロセッサおよび前記他のプロセッサに対応する前記レジスタフィールドに前記第1情報が書き込まれたことを確認することによりバリア同期を行う、
マルチプロセッサシステム。
IPC (4件)：
G06F 9/52
, G06F 9/50
, G06F 9/30
, G06F 15/173
G06F9/46 475A
, G06F9/46 465E
, G06F9/30 370
, G06F9/30 330D
, G06F15/173 660D
, G06F15/173 660C
, G06F9/30 350A
5B033AA15
, 5B033BC05
, 5B033BE00
, 5B033DD05
, 5B045BB04
, 5B045CC06
, 5B045CC07
審査官引用 (5件)
-
マルチプロセッサ
公報種別：公開公報
出願番号：特願平8-284743
出願人：日本電気株式会社
-
バリア同期方法
公報種別：公開公報
出願番号：特願平9-071325
出願人：株式会社日立製作所
-
並列計算機
公報種別：公開公報
出願番号：特願平10-366339
出願人：株式会社日立製作所
全件表示
引用文献：
前のページに戻る
