特許
J-GLOBAL ID：201703009918652995
プロセッサシステム及びアクセラレータ
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人創成国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2013-541786
特許番号：特許第6103647号
出願日： 2012年10月30日
請求項（抜粋）：
【請求項1】 演算処理を行うプロセッサと、メモリと、前記プロセッサ及び前記メモリに結合網を介して接続されたアクセラレータとを有するプロセッサコアを半導体チップ上に備えたプロセッサシステムであって、
前記メモリは、前記プロセッサ及び前記アクセラレータが実行するタスクを予め記憶する命令領域と、前記プロセッサと前記アクセラレータとの間で各々の動作を同期させるためのフラグを記憶する同期フラグ領域と、前記プロセッサ及び前記アクセラレータが処理に用いるデータ及び処理後のデータが格納されるデータ領域とを有し、
前記アクセラレータは、
前記プロセッサシステムの起動時に、前記命令領域に記憶された前記アクセラレータが実行するタスク中の命令を読み込み、
当該読み込んだ命令に従って動作し、
当該読み込んだ命令がフラグチェック命令である場合には、当該フラグチェック命令が前記プロセッサによる所定の処理の完了を示すフラグが前記同期フラグ領域に書き込まれたことを確認すると、前記プロセッサが他の処理を実行中であっても、前記データ領域に書き込まれたデータを読み込んで当該フラグに対応して、当該読み込んだ命令を実行することによってアクセラレーション処理を開始し、
前記アクセラレーション処理の完了後に、前記アクセラレータが読み込んだ命令が、前記アクセラレーション処理後のデータを前記データ領域に格納し、さらに前記アクセラレータが読み込んだフラグセット命令が当該アクセラレーション処理の完了を示すフラグを前記同期フラグ領域に書き込み、
前記プロセッサは、
前記プロセッサシステムの起動時に、前記命令領域に記憶された前記プロセッサが実行するタスク中の命令を読み込み、
当該読み込んだ命令に従って動作し、
当該読み込んだ命令がフラグチェック命令である場合には、当該フラグチェック命令が前記アクセラレーション処理の完了を示すフラグが前記同期フラグ領域に書き込まれたことを確認すると、前記アクセラレータが他の処理を実行中であっても、当該フラグに対応して、当該読み込んだ命令を開始することを特徴とするプロセッサシステム。
IPC (5件)：
G06F 9/38 ( 200 6.01)
, G06F 13/28 ( 200 6.01)
, G06F 15/167 ( 200 6.01)
, G06F 1/32 ( 200 6.01)
, G06F 1/04 ( 200 6.01)
G06F 9/38 370 C
, G06F 13/28 310
, G06F 15/167 610 A
, G06F 1/32 Z
, G06F 1/04 575
審査官引用 (1件)
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"Decoupled access/execute computer architectures"
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