特許
J-GLOBAL ID：201703019750474862
プロセッサコア及びプロセッサシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人創成国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2017-032018
公開番号（公開出願番号）：特開2017-091589
出願日： 2017年02月23日
公開日（公表日）： 2017年05月25日
要約：
【課題】 各構成要素の制御オーバーヘッドを低減可能にするプロセッサコアを提供する。【解決手段】 プロセッサコアは、複数の構成要素とデータ領域及び同期フラグ領域を備えるメモリとを備える。 第1構成要素は、所定の処理を完了するとともに、処理後のデータをデータ領域に格納し、さらに処理の完了を示すフラグを同期フラグ領域に書き込み、 第2構成要素は、フラグが書き込まれたことを確認すると、第2構成要素がデータ領域に格納された処理後のデータを読み込み、第2構成要素が読み込んだ命令の実行を開始し、命令の実行完了後に、命令の実行後のデータをデータ領域に格納し、さらに命令の完了を示すフラグを同期フラグ領域に書き込む。【選択図】図10
請求項（抜粋）：
処理を実行する複数の構成要素と、メモリと、前記複数の構成要素及び前記メモリを接続する結合網とを有するプロセッサコアであって、
前記メモリは、前記複数の構成要素がそれぞれ実行するタスクを予め記憶する命令領域と、前記複数の構成要素間で各々の動作を同期させるためのフラグを記憶する同期フラグ領域と、前記複数の構成要素のそれぞれが処理に用いるデータ及び処理後のデータが格納されるデータ領域とを有し、
前記複数の構成要素は、それぞれ、前記プロセッサコアの起動時に、前記命令領域に記憶された前記それぞれの構成要素に対応したタスク中の命令を読み込み、当該読み込んだ命令に従って動作し、
前記複数の構成要素のうちの第1構成要素は、所定の処理を完了するときに、当該所定の処理後のデータを前記データ領域に格納し、さらに当該所定の処理の完了を示すフラグを前記同期フラグ領域に書き込み、
前記複数の構成要素のうちの前記第1構成要素とは異なる第2構成要素は、前記同期フラグ領域に当該フラグが書き込まれたことを確認したことに応じて、前記第2構成要素が前記データ領域に格納された前記処理後のデータを読み込み、前記第2構成要素が読み込んだ命令の実行を開始し、当該命令の実行完了後に、当該命令の実行後のデータを前記データ領域に格納し、さらに当該命令の完了を示すフラグを前記同期フラグ領域に書き込むことを特徴とするプロセッサコア。
IPC (2件)：
FI (2件)：
G06F9/46 475A
, G06F9/46 480A
審査官引用 (1件)
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"Decoupled access/execute computer architectures"
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