特許

J-GLOBAL ID：201803012900464685

マルチプロセッサシステム

発明者： 笠原 博徳 ,  木村 啓二 ,  伊藤 雅之 ,  亀井 達也 ,  服部 俊洋
出願人/特許権者： 学校法人早稲田大学 ,  ルネサスエレクトロニクス株式会社
代理人 (1件)： 筒井 大和
公報種別：特許公報
出願番号（国際出願番号）：特願2016-233392
公開番号（公開出願番号）：特開2017-062843
特許番号：特許第6335253号
出願日： 2016年11月30日
公開日（公表日）： 2017年03月30日
請求項（抜粋）：

【請求項1】 一つのプログラムから分割生成された複数の処理単位の並列処理を実行するマルチプロセッサシステムであって、 それぞれにバリアライトレジスタ及びバリアリードレジスタを備える第1から第N(Nは2以上の整数)のプロセッサと、 前記バリアライトレジスタから出力された信号を前記バリアリードレジスタへ入力する配線ブロックとを有し、 前記バリアライトレジスタは、n(nは2以上の整数)ビットで構成されるレジスタフィールドを有し、 前記バリアリードレジスタは、前記第1から第Nのプロセッサのそれぞれに対応する第1から第Nのそれぞれnビットで構成されるレジスタフィールドを有し、 前記配線ブロックは、それぞれn本の配線で構成される第1から第Nの配線群を有し、 前記第1から第Nの配線群の中の第L(1≦L≦N)の配線群のn本の配線は、それぞれ、前記第1から第Nのプロセッサの中の第Lのプロセッサの前記バリアライトレジスタの前記レジスタフィールドの各ビットと、前記第1から第Nのプロセッサの前記バリアリードレジスタにおける第Lの前記レジスタフィールドの対応する各ビットとを直接的に接続し、 前記第1から第Nのプロセッサのうちでバリア同期に参加する各プロセッサは、前記バリア同期に参加する他のプロセッサとの間でバリア同期を行う際に、自身が実行する個々の処理がバリア同期点に到達した時に、当該個々の処理の後に挿入された第1の命令によって自身の前記バリアライトレジスタの前記レジスタフィールドに第1情報を書き込み、 前記第1情報は、自身が実行する各処理がバリア同期点に到達したことを示し、前記第1の命令によってnビット中の1ビットに定めることも複数ビットに定めることも可能なnビット以下の可変ビット長の情報であり、前記配線ブロックを介して、前記第1から第Nのプロセッサの前記バリアリードレジスタにおける対応する前記レジスタフィールドに書き込まれ、 前記第1から第Nのプロセッサのうちでバリア同期に参加する各プロセッサは、自身が実行する個々の処理の後に挿入された第2の命令によって、前記バリアリードレジスタの中の前記第1から第Nのプロセッサに対応する前記レジスタフィールドの中から自身のプロセッサおよび前記バリア同期に参加する前記他のプロセッサに対応する前記レジスタフィールドを参照し、前記レジスタフィールドに前記第1情報が書き込まれたことを確認することによりバリア同期を行う、 マルチプロセッサシステム。

IPC (4件)：

G06F 9/52 ( 200 6.01) ,  G06F 9/50 ( 200 6.01) ,  G06F 9/30 ( 201 8.01) ,  G06F 15/173 ( 200 6.01)

FI (7件)：

G06F 9/46 475 A ,  G06F 9/46 465 E ,  G06F 9/30 370 ,  G06F 9/30 330 D ,  G06F 15/173 660 D ,  G06F 15/173 660 C ,  G06F 9/30 350 A

引用特許：

審査官引用 (5件)

• マルチプロセッサ
  公報種別：公開公報   出願番号：特願平8-284743   出願人：日本電気株式会社
• バリア同期方法
  公報種別：公開公報   出願番号：特願平9-071325   出願人：株式会社日立製作所
• 並列計算機
  公報種別：公開公報   出願番号：特願平10-366339   出願人：株式会社日立製作所
• マルチプロセッサシステムの同期方法
  公報種別：公開公報   出願番号：特願2003-300510   出願人：株式会社日立製作所
• 並列処理制御方式
  公報種別：公開公報   出願番号：特願平6-048801   出願人：富士通株式会社

引用文献：

審査官引用 (1件)

• 「階層グルーピング対応バリア同期機構の評価」