45nmノード技術およびその先の技術のためのトータル応力を考慮したプロセス設計に基づく斬新な浅いトレンチ アイソレーション プロセス

ISHIBASHI Masato; HORITA Katsuyuki; SAWADA Mahito; KITAZAWA Masashi; IGARASHI Motoshige; KUROI Takashi; EIMORI Takahisa; KOBAYASHI Kiyoteru; INUISHI Masahide

文献

J-GLOBAL ID：200902229413280868 整理番号：05A0535156

45nmノード技術およびその先の技術のためのトータル応力を考慮したプロセス設計に基づく斬新な浅いトレンチアイソレーションプロセス

Novel Shallow Trench Isolation Process from Viewpoint of Total Strain Process Design for 45nm Node Devices and Beyond

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資料名：
巻： 44 号： 4B ページ： 2152-2156 発行年： 2005年04月30日
JST資料番号： G0520B ISSN： 0021-4922 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

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固体デバイス製造技術一般

引用文献 (8件)：

1) T. Ghani et al.: Tech. Dig. Int. Electron Device Meet. (2003) p. 978.
2) T. Kuroi, T. Uchida, K. Horita, M. Sakai, Y. Itoh, Y. Inoue and T. Nishimura: Tech. Dig. Int. Electron Device Meet. (1998) p. 141.
3) G. Scott, J. Lutze, M. Rubin, F. Nouri and M. Manley: Tech. Dig. Int. Electron Device Meet. (1999) p. 827.
4) P. Smeys, P. B. Griffin, Z. U. Rek, I. De Wolf and K. C. Saraswat: IEEE Trans. Electron Devices 46 (1999) 1245.
5) J. H. Heo, S. J. Hong, D. H. Ahn, H. D. Cho, M. H. Park, K. Fujihara, U. I. Chung, Y. C. Oh and J. T. Moon: Proc. VLSI Symp. (2002) p. 302.

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