特許

J-GLOBAL ID：200903003047756108

半導体装置の製造方法

発明者： 最上 徹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 松本 正夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-037200
公開番号（公開出願番号）：特開2000-236028
出願日： 1999年02月16日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】 ゲート空乏化を低減させることが可能な、半導体装置の製造方法を提供する。【解決手段】 素子分離領域20を形成したシリコン基板10上に、ゲート絶縁膜30を形成する工程と、ゲート絶縁膜30の上に、ゲート電極を形成する第1層半導体膜40として、半導体装置における一方の電気極性に応じた不純物をドープしながら半導体膜を堆積する工程と、第1層半導体膜40の上に、ゲート電極を形成する第2層導体膜50として、不純物をドープせずに導体膜を堆積する工程と、第1層半導体膜40及び第2層導体膜50の所定の領域に半導体装置における当該領域の電気極性に応じた不純物をドープする工程と、ゲート電極61、62のパターンを形成する工程と、半導体における各電気極性のソース/ドレイン領域80、90に各々所定の不純物をドープする工程とを含む。

請求項（抜粋）：

素子分離領域を形成した半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第1の電極形成膜として、前記半導体装置における一方の電気極性に応じた不純物をドープしながら半導体膜を堆積する工程と、前記第1の電極形成膜の上に、ゲート電極を形成する第2の電極形成膜として、不純物をドープせずに導体膜を堆積する工程と、前記第1、第2の電極形成膜のうち、前記半導体装置における一方の電気極性のゲート電極を形成する領域に、該電気極性に応じた不純物をドープする工程と、前記第1、第2の電極形成膜のうち、前記半導体装置における他方の電気極性のゲート電極を形成する領域に、該電気極性に応じた不純物をドープする工程と、前記第1、第2の電極形成膜に対して、エッチングによりゲート電極パターンを形成する工程と、前記半導体における各電気極性のソース/ドレイン領域に各々所定の不純物をドープする工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 29/46 A ,  H01L 29/78 301 G

Fターム (36件)：

4M104AA01 ,  4M104BB01 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104EE03 ,  4M104EE16 ,  4M104FF13 ,  4M104GG10 ,  5F040DA00 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC02 ,  5F040EC07 ,  5F040EC11 ,  5F040EC12 ,  5F040ED03 ,  5F040EK01 ,  5F040EK05 ,  5F048AA00 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BE03 ,  5F048BG12 ,  5F048BG13 ,  5F048DA23

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-003309   出願人：ソニー株式会社

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-003309   出願人：ソニー株式会社