特許
J-GLOBAL ID：200903018562600762
半導体集積回路の設計方法
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平4-320164
公開番号（公開出願番号）：特開平6-168290
出願日： 1992年11月30日
公開日（公表日）： 1994年06月14日
要約：
【要約】【目的】 半導体集積回路を階層設計するに当たり、各階層レベルでの特性を表わす変数を、他の階層の特性を表わす変数をパラメータとして正確に且つ簡単な手法にて自由に表現し得るようにして、LSI設計を簡略化する。【構成】 LSIを製造条件レベル,デバイスレベル,回路レベル,LSIレベルと云う具合いに複数段の設計階層にて分けて回路設計を行う。例えばデバイス特性b1,b2を製造条件a1〜a4をパラメータとしてレスポンスサーフェイス法を用いて所定の関係式にて表す。更に回路特性c1,c2をデバイス特性b1,b2をパラメータとして、同様に、LSI特性d1〜d3を回路特性c1,c2をパラメータとして所定の関係式で表す。これら複数の関係式を適宜組合せて特定階層の特性を、下位側階層の変数を中間パラメータとして精度良く表わすことができる。この関係式を用いて、下位側の変数のバラツキに応じた上位側の変数のバラツキを演算により求めることができる。
請求項（抜粋）：
複数段の設計階層にて回路設計を行う半導体集積回路の設計方法において、所定の階層の特性を表わす変数を、当該階層より下位側の階層の特性を表わす変数をパラメータとした関係式で表わし、当該下位側の変数をこれより下位側の階層の特性を表わす変数をパラメータとした関係式で順次表わしていき、これらの複数の関係式を組合せて論理設計を行うことを特徴とする半導体集積回路の設計方法。
IPC (2件)：
G06F 15/60 360
, H03K 19/00
