特許

J-GLOBAL ID：200903019561480263

遅延回路

発明者： 丹沢 徹 ,  作井 康司 ,  田中 智晴 ,  山村 俊雄
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-219496
公開番号（公開出願番号）：特開平8-070242
出願日： 1994年08月22日
公開日（公表日）： 1996年03月12日
要約：

【要約】【目的】 電源電圧レベル,接地レベルやトランジスタのコンダクタンスが変動しても安定な遅延時間を有し得るだけでなく、回路面積や消費電流を小さくすることが可能な遅延回路を提供すること。【構成】 pMOS集積回路に用いる遅延回路において、スタンドバイ時からアクティブ時への入力信号の反転に応じて第1の電位を発生する定電圧発生部11,第1の電位に比例する電流を発生する定電流発生部12,及びこの定電流発生部12からの電流によって蓄電されるキャパシタ13からなる蓄電回路10と、第1の電位とキャパシタ13の一端に現れる第2の電位との差を増幅する増幅回路20とを具備してなることを特徴とする。

請求項（抜粋）：

スタンドバイ時からアクティブ時への入力信号の反転に応じて第1の電位を発生する定電圧発生部と、第1の電位と第1の電源電圧との差に比例する電流を発生する定電流発生部と、第1の端子が第1又は第2の電源電圧に固定され、第2の端子がスタンドバイ時に第1の電源電圧に蓄電され、アクティブ時に前記定電流発生部からの電流によって蓄電されるキャパシタと、から構成された蓄電回路と、第1の電位と前記キャパシタの第2の端子に現れる第2の電位との差を増幅する増幅回路とを具備してなることを特徴とする遅延回路。

IPC (3件)：

H03K 5/13 ,  H03H 11/26 ,  H03K 5/15

引用特許：

出願人引用 (4件)

• 特開昭60-194613
  
• 特開平1-106622
  
• 特開平3-023709
  
• 特開平4-215314