特許
J-GLOBAL ID：200903073956939294

半導体装置およびその製造方法

発明者：
上嶋 和也

上嶋 和也 について

, 
最上 徹

最上 徹 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-191508
公開番号（公開出願番号）：特開2001-024185
出願日： 1999年07月06日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】 MISFETにおいてゲート空乏化を起こすことなく、ゲートリーク電流を低減する。【解決手段】 素子分離領域9を形成したウェル領域9を含むシリコン半導体基板7上にゲート絶縁膜10が形成され、その上に、アモルファスシリコン膜11a、酸化膜12a、縦に延在する結晶粒界4の密度が高い多結晶シリコン膜14から成るゲート電極15が形成されている。アモルファスシリコン膜11aは、少なくとも膜中に不純物を均一にドープできる程度に薄い膜厚を有し、酸化膜12aは、アモルファスシリコン膜11aにドープする不純物を活性化する熱処理において不純物が突き抜けることができる程度に薄い膜厚を有し、多結晶シリコン膜14は、アモルファスシリコン膜11aにドープする不純物がシリコン基板7に到達することを回避できる程度に厚い膜厚を有している。
請求項（抜粋）：
半導体基板の表面に形成されたゲート絶縁膜と、その上に形成されたゲート電極とを含むMIS構造の半導体装置であって、前記ゲート電極は、前記ゲート絶縁膜の上に形成されたアモルファス状態にあるか、または縦に延在する結晶粒界の密度が低い第1の半導体膜と、半導体膜の上に形成された半導体の酸化膜と、前記酸化膜の上に形成された、縦に延在する結晶粒界の密度が高い第2の半導体膜から成る導体膜により構成され、前記第1の半導体膜は、少なくとも膜中に不純物を均一にドープできる程度に薄い膜厚を有し、前記酸化膜は、前記第1の半導体膜にドープする不純物を活性化する熱処理において前記不純物が突き抜けることができる程度に薄い膜厚を有し、前記導体膜は、前記第1の半導体膜にドープする不純物が、前記半導体基板に到達することを回避できる程度に厚い膜厚を有することを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 21/28 301
FI (2件)：
H01L 29/78 301 G ,  H01L 21/28 301 A
Fターム (26件)：
4M104AA01 ,  4M104BB01 ,  4M104BB36 ,  4M104BB39 ,  4M104CC05 ,  4M104DD04 ,  4M104DD37 ,  4M104DD43 ,  4M104DD79 ,  4M104DD90 ,  4M104DD91 ,  4M104FF13 ,  4M104GG09 ,  4M104HH05 ,  5F040DA00 ,  5F040DA06 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC28 ,  5F040EF02 ,  5F040EH02 ,  5F040FA03 ,  5F040FB02 ,  5F040FC00
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM