特許
J-GLOBAL ID：200903083113567439
フラッシュメモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-181874
公開番号（公開出願番号）：特開2001-014888
出願日： 1999年06月28日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】フラッシュメモリの内部で自動的に誤り訂正処理を行わせ、従来の誤り訂正回路を搭載しないフラッシュメモリと互換性を持たせる。【解決手段】メモリセクタと、外部からの命令を受けて制御信号を発生するインターフェイス3と、書き込み命令信号によって活性化され、制御信号を発生する回路7と、書き込みデータ入力命令信号によって活性化され、外部から入力される第1の信号に同期して外部から入力される書き込みデータを受け取り、書き込み命令によって活性化され、制御信号に同期して検査データを発生する誤り訂正回路11と、各々のメモリセルに対して設けられ、書き込みデータあるいは検査データを取り込んで一時記憶する回路17と、書き込み命令によって活性化され、記憶されている書き込みデータと検査データをメモリセクタに書き込む回路13、14、15とを具備する。
請求項（抜粋）：
複数のフラッシュメモリセルから構成されるメモリセクタと、外部からの書き込みデータ入力命令を受け書き込みデータ入力命令信号を発生し、外部からの書き込み命令を受け書き込み命令信号を発生するコマンドインターフェイスと、外部から入力される第1の信号を受け取る第1の信号バッファと、前記書き込み命令信号によって活性化され、制御信号を発生する制御信号発生回路と、前記書き込みデータ入力命令信号によって活性化され、外部から入力される書き込みデータを前記第1の信号に同期して受け取るデータ入力バッファと、前記書き込みデータ入力命令信号によって活性化され、前記第1の信号に同期して前記書き込みデータを受け取り、前記書き込み命令によって活性化され、前記制御信号に同期して誤り訂正のための検査データを発生する誤り訂正回路と、外部から入力されるアドレスデータを受け取るアドレスバッファと、前記書き込みデータ入力命令信号によって活性化され、前記第1の信号に同期して前記アドレスデータに基づいて予め決められた順にアドレス信号を発生し、前記書き込み命令信号によって活性化され、前記制御信号に同期して予め決められた順にアドレス信号を発生するアドレス信号発生回路と、各々が各々のメモリセルに対して設けられ、各々は割り付けられたアドレス信号を受けて前記書き込みデータあるいは検査データを取り込み一時記憶する複数のデータ記憶回路と、前記書き込み命令によって活性化され、前記複数のデータ記憶回路に一時記憶されている書き込みデータと検査データを前記メモリセクタに書き込む手段とを具備することを特徴とするフラッシュメモリ。
IPC (3件)：
G11C 29/00 631
, G11C 17/00
, G11C 16/06
G11C 29/00 631 Z
, G11C 17/00 E
, G11C 17/00 639 Z
5B003AA05
, 5B003AB05
, 5B003AC04
, 5B003AC07
, 5B003AD03
, 5B003AD04
, 5B003AD08
, 5B003AE01
, 5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD01
, 5B025AD04
, 5B025AD05
, 5B025AD13
, 5B025AE05
, 5B025AE08
, 5L106AA10
, 5L106BB12
