半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平7-129771
公開番号（公開出願番号）：特開平8-306802
出願日： 1995年04月28日
公開日（公表日）： 1996年11月22日
要約：

【要約】【目的】NMOS上とPMOS上で低抵抗のゲート電極とソース・ドレイン層を形成する。【構成】pウェル102、nウェル103と素子分離領域104を形成したシリコン基板101上のゲート酸化膜105上に多結晶シリコン膜106、金属窒化膜201、多結晶シリコン膜109を堆積し異方性エッチングによりゲート電極を形成し、ゲート電極側面に酸化膜スペーサ107を形成し、多結晶シリコン膜109のみをエッチングし、NMOS領域のゲート電極401とソース・ドレイン領域402にはAsを、PMOS領域のゲート電極とソース・ドレイン領域502にはBF2をイオン注入し、基板上に金属膜300を堆積してソース・ドレイン領域上に自己整合的に金属シリサイド膜301を形成し、ソース・ドレイン領域の金属シリサイド膜301を低抵抗化し、ゲート電極のタングステン窒化膜上にタングステン膜200を堆積し、CMOSデバイス構造を形成する。

請求項（抜粋）：

(a)シリコン基板の表面の素子分離領域と素子形成領域にそれぞれ対応する所定の領域にフィールド絶縁膜とゲート絶縁膜とをそれぞれ形成し、該ゲート絶縁膜の所定の領域上に第1の多結晶シリコン膜と金属窒化膜と第2の多結晶シリコン膜のこの順に積層してなるゲート電極を形成する工程と、(b)全面に絶縁膜を形成し、異方性エッチングにより前記シリコン基板の表面の所定の領域および前記ゲート電極の上面が露出するまで前記絶縁膜のエッチバックを行ない、前記ゲート電極の側面に前記絶縁膜からなるスペーサを形成する工程と、(c)前記ゲート電極の前記第2の多結晶シリコンのみを塩素ガスを用いた気相エッチング法により選択的にエッチングする工程と、(d)前記ゲート電極の前記第1の多結晶シリコン膜と前記シリコン基板の表面の前記素子域に所定の導電型の不純物を選択的に形成する工程と、(e)金属膜を堆積して熱処理を行ない、少なくとも前記工程(d)にて形成された拡散層の表面に前記金属膜の珪化物からなる金属シリサイド膜を形成する工程と、(f)前記絶縁膜上の未反応の前記金属膜を少なくとも選択的にエッチング除去し、前記拡散層の表面のみに前記金属シリサイド膜を残置する工程と、(g)少なくとも前記ゲート電極の表面に金属膜を選択的に堆積する工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8238 , H01L 27/092 , H01L 21/28 301 , H01L 29/78 , H01L 21/336

FI (4件)：

H01L 27/08 321 D , H01L 21/28 301 M , H01L 27/08 321 E , H01L 29/78 301 P

引用特許：

審査官引用 (5件)

特開平2-003244
半導体基板の処理方法
公報種別：公開公報出願番号：特願平3-287954 出願人：川崎製鉄株式会社
特開昭56-027922

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