特許
J-GLOBAL ID:200903099909192740

半導体装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 宮田 金雄 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願平8-223939
公開番号(公開出願番号):特開平10-070250
出願日: 1996年08月26日
公開日(公表日): 1998年03月10日
要約:
【要約】【課題】 微細化されても、ソフトエラー耐性だけでなく、ソフトエラー耐性とラッチアップ耐性を合わせ持ち、回路の誤動作を防止する基板不純物構造を有する半導体装置およびその製造方法を提供する。【解決手段】 半導体基板表面に形成されたレトログレードウェル3の底部に、低濃度不純物層2が形成されている。この低濃度不純物層2が、半導体基板1とレトログレードウェル3との間にポテンシャルバリアを形成して、電子によるソフトエラーを抑制するとともに、電気的に半導体基板1およびレトログレードウェル3と導通しているため、電位固定のための端子数を制限して、半導体集積回路の微細化に貢献する。
請求項(抜粋):
第1不純物濃度を有する第1導電型の半導体基板と、前記半導体基板の一主表面に形成された、不純物濃度ピークを有する第2不純物濃度の第1導電型の第1の不純物層と、前記第1の不純物層の底面に接するように形成され、前記第1および前記第2不純物濃度の不純物濃度ピークよりも小さい第3不純物濃度を有する第2の不純物層と、前記第1の不純物層上に形成された素子を備えた半導体装置。
IPC (5件):
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/265 ,  H01L 21/8238 ,  H01L 27/092
FI (4件):
H01L 27/10 691 ,  H01L 21/265 Z ,  H01L 27/08 321 B ,  H01L 27/10 681 F
引用特許:
出願人引用 (4件)
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