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J-GLOBAL ID：201102289886818734   整理番号：11A0710484

統計的タイミング解析を用いたばらつき考慮テストメソドロジ

Variation Aware Test Methodology Based on Statistical Static Timing Analysis

著者 (3件)： 新谷道広 (半導体理工学研究セ) ,  畠山一実 (半導体理工学研究セ) ,  相京隆 (半導体理工学研究セ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 413(DC2010 59-69)  ページ： 21-26  発行年： 2011年02月07日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： LSIの微細化と高速化に伴い,プロセスぱらつきの影響でチップのスペックを超えてしまうパラメトリック不良の増大が懸念されている。パラメトリック不良は,パス遅延不良として顕在化するため,これらの不良をテストするためには,パス遅延テストが有効である。本論文では,パラメトリック不良を効率的にテストするテストメソドロジを提案する。提案するメソドロジでは,設計フェーズにおいて,プロセス領域を大きく2分割して,それぞれの領域においてテストすべきパス群を抽出し,それらに対してテストパタンを生成する。続いて,テストフェーズにおいて,予め回路内部埋め込んだセンサ回路を測定することで,チップ毎,あるいはウェーハ毎のプロセス状態を推定し,より適したテストパタンを選択してテストする。実験結果では,本手法を適用することで,テスト品質を保持しつつ,テストコストを削減できることを示す。(著者抄録)

シソーラス用語： *タイミング解析 ,  統計的方法 ,  *LSI【IC】 ,  *半導体プロセス ,  *分散【variance】 ,  半導体チップ ,  パラメタリゼーション ,  テストパターン ,  センサ ,  評価試験 ,  原価低減 ,  *CAD【計算機】
準シソーラス用語： ばらつき ,  プロセスばらつき ,  *テスト生成

分類 (4件)： システム・制御理論一般  (IA02010H) ,  半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

引用文献 (18件)：

• ORSHANSLY, M. Design for Manufac-turability and Statistical Design. 2007
• SEGURA, J. Parametric Failures in CMOS ICs-A Defect-Based Analysis. Proc. ITC, 2002. 2002, 90-99
• International. Technology Roadmap for Semiconductors : 2009. http://www.itrs.net/
• SMITH, G. L. Model for Delay Faults Based upon Paths. Proc. ITC, 1985. 1985, 342-349
• JONE, W. B. An Adaptive Path Selection Method for Delay Testing. IEEE Transactions on INstrumentation and Measurement. 2001, 50

タイトルに関連する用語 (4件)： 統計的タイミング解析 ,  ばらつき ,  テスト ,  メソドロジ