特許
J-GLOBAL ID：201103016467429512
半導体装置
発明者：
出願人/特許権者：
代理人 (7件)：
鈴江 武彦
, 村松 貞男
, 坪井 淳
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願2002-378283
公開番号（公開出願番号）：特開2003-272396
特許番号：特許第3836787号
出願日： 2002年12月26日
公開日（公表日）： 2003年09月26日
請求項（抜粋）：
【請求項1】 フローティングゲートとコントロールゲートを有し、電気的にデータが書き換えられるメモリセルが複数個行列状に配列されたメモリセルアレイと、
前記メモリセルアレイ内の同一行に配置された前記複数のメモリセルのコントロールゲートに共通に接続された複数のワード線と、
前記メモリセルアレイ内の同一列に配置された前記複数のメモリセルのドレインに共通に接続された複数のビット線と、
外部から外部電圧が供給される外部電圧入力端子と、
前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのコントロールゲートに接続された前記ワード線に供給するための電圧を生成する第1の電圧生成回路と、
前記外部電圧入力端子に供給された前記外部電圧を降圧して、前記メモリセルのドレインに接続された前記ビット線に供給するための電圧を生成する第2の電圧生成回路とを具備し、
前記第1の電圧生成回路は、
ドレインが前記外部電圧入力端子に接続された第1のNチャネルトランジスタと、
ソースが前記第1のNチャネルトランジスタのソースに接続された第3のPチャネルトランジスタと、
ドレインが前記第3のPチャネルトランジスタのドレインに接続され、ソースが前記ワード線に電圧を供給するための電源線に接続された第2のNチャネルトランジスタとを有し、
前記外部電圧入力端子に第1の電圧が印加されて前記第1の電圧生成回路が活性化されている期間には、前記第1のNチャネルトランジスタのゲートに前記第1の電圧よりも高い第2の電圧が印加され、前記第2のNチャネルトランジスタのゲートには前記第1の電圧よりも高い第3の電圧が印加され、前記第2のNチャネルトランジスタのソースは前記第1の電圧よりも低い第5の電圧を出力し、前記第3のPチャネルトランジスタのゲートには前記第1の電圧よりも低い第4の電圧が印加され、
前記第1の電圧生成回路が非活性化されている期間には、前記第1のNチャネルトランジスタのゲートに前記接地電圧よりも高い第6の電圧が印加され、前記第2のNチャネルトランジスタのゲートには前記接地電圧が印加され、
前記第5の電圧の分割電圧を発生する分割回路と、基準電圧と前記分割電圧を比較増幅し前記第4の電圧を出力する増幅回路とをさらに備えることを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
引用特許：
出願人引用 (1件)
審査官引用 (2件)
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特開昭62-197997
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特開昭62-197997
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