特許
J-GLOBAL ID：201103032874373810

半導体記憶装置

発明者：
新居 浩二

新居 浩二 について

, 
阿部 英明

阿部 英明 について

, 
井上 一成

井上 一成 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (8件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  酒井 將行 ,  荒川 伸夫 ,  佐々木 眞人 ,  野田 久登
公報種別：特許公報
出願番号（国際出願番号）：特願2005-197656
公開番号（公開出願番号）：特開2007-019166
特許番号：特許第4624198号
出願日： 2005年07月06日
公開日（公表日）： 2007年01月25日
請求項（抜粋）：
【請求項1】 行列状に配置され、各々が2ビットの情報を保持可能に構成された複数のメモリセルを備え、 前記複数のメモリセルの各々は、 1ビットの情報を保持可能に構成され、第1の方向に延在するビット線対及び前記第1の方向と直交する第2の方向に延在する第1のワード線に接続される第1のセルと、 1ビットの情報を保持可能に構成され、前記ビット対及び前記第2の方向に延在する第2のワード線に接続される第2のセルと、 前記第1及び第2のセル、並びに前記第2の方向に延在する一致線に接続され、前記第1および第2のセルの保持する情報と検索データとに応じた結果を前記一致線に反映する論理演算セルとを含み、 各前記メモリセルを構成するトランジスタのゲートは、前記第2の方向に沿って延在し、 前記複数のメモリセルの各々が形成される領域は、同一の導電型の複数第1及び第2のウェルと、前記第1及び第2のウェルとは異なる導電型の第3ウェルとを含み、 前記第1ないし第3のウェルの各々は、前記第1の方向に隣接するメモリセルの対応するウェルと連続するように形成され、 前記複数のメモリセルにおいて前記第2の方向で互いに隣接する2つのメモリセルのそれぞれ前記論理演算セルに接続された前記一致線は、前記2つのメモリセルの一方の前記第1、第3及び第2のウェルのそれぞれ上方並びに前記2つのメモリセルの他方の前記第1、第3及び第2のウェルのそれぞれ上方を通る共通の配線で構成され、 前記共通の配線は、前記2つのメモリセルの一方の前記第1のウェルの上方から前記2つのメモリセルの他方の前記第2のウェルの上方にかけて前記第2の方向にのみ沿って延在している、半導体記憶装置。
IPC (3件)：
H01L 27/11 ( 200 6.01) ,  H01L 21/8244 ( 200 6.01) ,  G11C 15/04 ( 200 6.01)
FI (2件)：
H01L 27/10 381 ,  G11C 15/04 601 A
引用特許：
出願人引用 (3件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM