特許
J-GLOBAL ID：201203088993521642

MOSトランジスタ集積回路およびMOSトランジスタ劣化度合模擬算出システム

発明者：
三浦幸也

三浦幸也 について

, 
佐藤康夫

佐藤康夫 について


出願人/特許権者：
国立大学法人九州工業大学

国立大学法人九州工業大学 について


代理人 (2件)： 今 智司 ,  本庄 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2011-065061
公開番号（公開出願番号）：特開2012-202722
出願日： 2011年03月23日
公開日（公表日）： 2012年10月22日
要約：
【課題】MOSトランジスタ集積回路中のリング発振器では、使用期間が長くなるとそれを構成しているMOSトランジスタの特性に劣化が生じ、発振周期が大になって来る。従って、劣化度合を量的に把握する必要があったが、個別の集積回路につき、MOSトランジスタの劣化度合を算出するようにしたものは従来なかった。【解決手段】リング発振器2を集積するMOSトランジスタ集積回路1内に、NMOSトランジスタの劣化のみ生ずる構成にしたリング発振器4、PMOSトランジスタの劣化のみ生ずる構成にしたリング発振器5を作り込む。それらの現時点での発振周期もしくは製造当初の発振周期を基に、劣化による増加遅延時間や発振周期を模擬算出装置7で算出する。【選択図】図1
請求項（抜粋）：
NMOSトランジスタのPBTI劣化とHC劣化は進行するものの、PMOSトランジスタのNBTI劣化は進行しないよう構成した第1のリング発振器と、 PMOSトランジスタのNBTI劣化は進行するものの、NMOSトランジスタのPBTI劣化とHC劣化は進行しないよう構成した第2のリング発振器と から成るMOSトランジスタ劣化度合模擬回路部を具えたMOSトランジスタ集積回路。
IPC (4件)：
G01R 31/26 ,  H01L 21/822 ,  H01L 27/04 ,  H03K 3/354
FI (3件)：
G01R31/26 B ,  H01L27/04 T ,  H03K3/354 B
Fターム (9件)：
2G003AA02 ,  2G003AE02 ,  2G003AH01 ,  2G003AH10 ,  5F038BG02 ,  5F038CD09 ,  5F038DT10 ,  5F038DT12 ,  5F038EZ20
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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