特許
J-GLOBAL ID：201403076691186280
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：特許公報
出願番号（国際出願番号）：特願2013-197330
公開番号（公開出願番号）：特開2014-017048
特許番号：特許第5584341号
出願日： 2013年09月24日
公開日（公表日）： 2014年01月30日
請求項（抜粋）：
【請求項1】 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の所定の交点に配置される複数の第1及び第2メモリセルと、を有するメモリセルアレーと、
ダミーデータパターンブロックと、
前記メモリセルアレーから出力されたデータと前記ダミーデータパターンブロックから出力されたデータとを選択する選択回路と、
前記メモリセルアレーに対する書き込み・読み出し動作を制御するコマンド制御回路と、を具備し、
前記複数の第2メモリセルの夫々は、
トンネル膜と、前記トンネル膜に隣接して配置され電子スピンの向きが所定の方向に固定される固定層と、前記トンネル膜の固定層に隣接する面に対向する面で隣接して、電子スピンの向きが前記固定層に対して平行、反平行のいずれかをとる自由層と、を有するトンネル磁気抵抗素子と、
そのゲートが前記ワード線に接続され、そのドレインが前記トンネル磁気抵抗素子の前記固定層側に接続されるMOSFETと、を有し、
前記複数の第1メモリセルは、対応する前記複数の第2メモリセルが書き込み状態であることを示す情報、又は、対応する前記複数の第2メモリセルが消去状態であることを示す情報を保持し、
前記コマンド制御回路が前記複数の第2メモリセルのうち何れのメモリセルからデータを読み出すかを示すアドレス信号を含む読み出しコマンドを受け付けた際に、前記選択回路は、前記複数の第1メモリセルのうち前記アドレス信号に対応する第1メモリセルが保持している情報が前記書き込み状態であることを示す場合、前記複数の第2メモリセルから出力されたデータを選択し、前記複数の第1メモリセルのうち前記アドレス信号に対応する第1メモリセルが保持している情報が前記消去状態であることを示す場合、前記ダミーパターンデータブロックから出力されるデータを選択し、
前記コマンド制御回路は、
前記複数の第2メモリセルのうち何れのメモリセルに書き込みを行うかを示すアドレス信号を含む書き込みコマンドを受け付けた場合に、前記複数の第1メモリセルのうち前記アドレス信号に対応する第1メモリセルに、前記書き込み状態であることを示す情報を書き込むとともに、入力されたデータを前記アドレス信号が示す第2メモリセルに書き込み、
前記複数の第2メモリセルのうち何れのメモリセルを消去するかを示すアドレス信号を含む消去コマンドを受け付けた場合に、前記複数の第1メモリセルのうち前記アドレス信号に対応する第1メモリセルに、前記消去状態であることを示す情報を書き込み、前記複数の第2メモリセルには情報を書き込まず、
前記複数の第1メモリセルは、半導体記憶装置に電源が投入された際には、前記消去状態であることを示す情報を保持することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/15 ( 200 6.01)
, G06F 21/79 ( 201 3.01)
, G06F 21/60 ( 201 3.01)
G11C 11/15 140
, G11C 11/15 150
, G06F 21/02 179 A
, G06F 21/24 160 B
