特許
J-GLOBAL ID:201603015282568096

高電圧絶縁ゲート型電力用半導体装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (2件): 加藤 久 ,  久保山 隆
公報種別:再公表公報
出願番号(国際出願番号):JP2013064943
公開番号(公開出願番号):WO2013-180186
出願日: 2013年05月29日
公開日(公表日): 2013年12月05日
要約:
ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、量産性の高い高電圧絶縁ゲート型電力用半導体装置を提供する。トレンチIGBTの構造の主要部であるトレンチゲートとMOSトランジスタ構造が形成される部分を含む構造部分であるメサ幅S、トレンチ深さDT、ゲート絶縁膜厚Tox、ゲート駆動電圧Vgeが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、セル幅2Wは前記基準となる構造と同じであり、前記基準となる構造が、トレンチ深さDTが、5〜6μm、隣接するトレンチの中心間距離が3〜4μmで、全体のセル幅2Wが15〜20μmであり、導通状態でのゲート駆動電圧Vgeが15Vであるとするとき、スケール比率kが3以上である高電圧絶縁ゲート型電力用半導体装置。
請求項(抜粋):
低濃度第1導電型ベース層と、 前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、 前記トレンチの表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の内側に形成されたゲート電極と、 前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、 前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、 前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、 前記第1導電型ソース層と、前記第2導電型ベース層と、前記低濃度第1導電型ベース層の表面部に形成されたMOSトランジスタ構造と、 前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、 該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、 該第2導電型エミッタ層の表面に形成された第2の主電極と を有する高電圧絶縁ゲート型電力用半導体装置において、 前記トレンチのゲート絶縁膜と前記MOSトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅S、トレンチ深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、 セル幅2Wは前記基準となる構造に対し、スケール比率kの逆数となる関係よりも大きく、前記基準となる構造が、トレンチ深さDTが5〜6μm、全体のセル幅2Wが15〜20μmであり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのスケール比率kが3以上であることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。
IPC (5件):
H01L 29/739 ,  H01L 29/78 ,  H01L 29/41 ,  H01L 29/423 ,  H01L 29/49
FI (9件):
H01L29/78 655C ,  H01L29/78 652K ,  H01L29/78 653A ,  H01L29/78 652C ,  H01L29/78 652S ,  H01L29/78 655B ,  H01L29/78 652J ,  H01L29/44 L ,  H01L29/58 G
Fターム (12件):
4M104AA01 ,  4M104BB01 ,  4M104BB03 ,  4M104BB14 ,  4M104BB40 ,  4M104CC05 ,  4M104FF02 ,  4M104FF04 ,  4M104GG06 ,  4M104GG09 ,  4M104GG18 ,  4M104HH20

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