文献
J-GLOBAL ID:200902001910001599
整理番号:89A0098483
アニーリング手法を利用した多重レベル組合せ論理の最適化
Optimization of multilevel combination logic using annealing approach.
著者 (2件):
CHIA W-K
(LSI Logic Corp., CA, USA)
,
CHOU Y-M
(LSI Logic Corp., CA, USA)
資料名:
Proceedings of the IEEE Midwest Symposium on Circuits and Systems
(Proceedings of the IEEE Midwest Symposium on Circuits and Systems)
巻:
30th
ページ:
1070-1073
発行年:
1988年
JST資料番号:
D0551A
ISSN:
1548-3746
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)