文献
J-GLOBAL ID:200902076506015420
整理番号:88A0312768
全数テストのためのパリティビット特性
A parity bit signature for exhaustive testing.
著者 (1件):
AKERS S B
(Univ. Massachusetts, MA, USA)
資料名:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
(IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻:
7
号:
3
ページ:
333-338
発行年:
1988年03月
JST資料番号:
B0142C
ISSN:
0278-0070
CODEN:
ITCSDI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)