文献
J-GLOBAL ID:200902165014676610
整理番号:02A0026419
電圧適応タイミング発生スキームとリソグラフィー的対称セルを使った汎用Vdd 0.65~2.0V,32kBキャッシュ
Universal-Vdd 0.65-2.0-V 32-kB Cache Using a Voltage-Adapted Timing-Generation Scheme and a Lithographically Symmetrical Cell.
著者 (9件):
OSADA K
(Hitachi Ltd., Tokyo, JPN)
,
SHIN L
(Sun Microsystems Inc., CA, USA)
,
KHAN M
(Hitachi Semiconductor America, CA, USA)
,
LIOU Y
(Hitachi Semiconductor America, CA, USA)
,
WANG K
(Silicon Access Networks, CA, USA)
,
SHOJI K
(Hitachi Ltd., Tokyo, JPN)
,
KURODA K
(Hitachi Ltd., Tokyo, JPN)
,
IKEDA S
(Hitachi Ltd., Tokyo, JPN)
,
ISHIBASHI K
(Hitachi Ltd., Tokyo, JPN)
資料名:
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻:
36
号:
11
ページ:
1738-1744
発行年:
2001年11月
JST資料番号:
B0761A
ISSN:
0018-9200
CODEN:
IJSCBC
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)