Art

J-GLOBAL ID：200902000008817628   Reference number：87A0102961

Design error detection in logic VERIFIER.

論理ベリファイアにおける設計不良箇所の追跡

Author (3)： OKUZAWA OSAMU (東大) ,  MIYAGAWA YUICHI (東大) ,  ODAWARA GOTARO (東大)
Material： 情報処理学会全国大会講演論文集
Volume： 33rd  Issue： 3  Page： 2155-2156  Publication year： 1986 
JST Material Number： S0731A  Document type： Proceedings
Article type： 短報  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： combinational circuit ,...

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JST classification (2)： Logic circuits  (NC05070B) ,  CAD,CAM  (JE10000A)

Terms in the title (4)： 論理 ,  設計 ,  箇所 ,  追跡