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J-GLOBAL ID：200902018898927979   Reference number：87A0224821

A heuristic algorithm for gate matrix layout in VLSI layout design.

ゲートマトリックス方式によるVLSIレイアウト設計に対するヒューリスティックアルゴリズム

Author (4)： NAKATANI KOICHI (広島大 工) ,  FUJII TAKASHI (広島大 工) ,  KIKUNO TOORU (広島大 工) ,  YOSHIDA NORIYOSHI (広島大 工)
Material： 電子通信学会技術研究報告
Volume： 86  Issue： 327  Page： 9-16(CAS86-189)  Publication year： Jan. 29, 1987 
JST Material Number： S0532B  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： CMOS structure ,...

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JST classification (2)： Numerical computation  (JE02000J) ,  Semiconductor integrated circuit  (NC03162T)

Terms in the title (6)： ゲート ,  マトリックス ,  VLSI ,  レイアウト設計 ,  ヒューリスティック ,  アルゴリズム