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J-GLOBAL ID：200902165133700650   Reference number：93A0792095

Logical Delay Model for Logic Synthesis.

論理合成向き仮想遅延値の精度向上

Author (3)： NOJI TAMOTSU (三菱電機) ,  HAMADA HIDEYUKI (三菱電機) ,  URANO MAHO (三菱電機)
Material： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
Volume： 93  Issue： 5  Page： 65-68  Publication year： Aug. 1993 
JST Material Number： Y0978B  ISSN： 1344-0640  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： CAD ,...

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JST classification (1)： CAD,CAM  (JE10000A)

Terms in the title (4)： 論理合成 ,  仮想 ,  遅延 ,  精度向上