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J-GLOBAL ID：200902212458465990   Reference number：09A0314431

The design and verification of RISC MCU?s interrupt system based on Verilog

Verilogに基づくRISC MCUの割込みシステムの仕様と検証

Author (3)： LING ChaoDong (Yunshun IC Design Res. & Dev. laboratory, Huaqiao Univ., Quanzhou) ,  KE ZhiBin (Yunshun IC Design Res. & Dev. laboratory, Huaqiao Univ., Quanzhou) ,  WANG JiaXian (Yunshun IC Design Res. & Dev. laboratory, Huaqiao Univ., Quanzhou)
Material： Dianzi Jishu Yingyong  (Application of Electronic Technique)
Volume： 34  Issue： 3  Page： 48-51  Publication year： 2008 
JST Material Number： C2505A  ISSN： 0258-7998  Document type： Article
Article type： 原著論文  Country of issue： China (CHN)  Language： CHINESE (ZH)

Thesaurus term： *system ,  *algorithm ,  *network ,  *hardware description language ,  *interrupt ,  *verification ,  *specification ,  simulation ,  computer architecture ,  program test ,  pipeline ,  priority
Semi thesaurus term： *Verilog ,  architecture

JST classification (4)： Computer simulation  (JE11000H) ,  Special-purpose arithmetic and control units  (JC04030Y) ,  Semiconductor integrated circuit  (NC03162T) ,  Computer networks  (JC03000K)

Terms in the title (6)： Verilog ,  RISC ,  MCU ,  割込み ,  仕様 ,  検証