Art

J-GLOBAL ID：201702253647694480   Reference number：17A0055057

Test access mechaism for stack test time reduction of 3-dimensional integrated circuit

スタック試験時間短縮3次元集積回路のためのテストアクセス機構【Powered by NICT】

Author (3)： Choi Inhyuk (Department of Electrical and Electronic Engineering, Yonsei University Seoul, Korea) ,  Oh Hyunggoy (Department of Electrical and Electronic Engineering, Yonsei University Seoul, Korea) ,  Kang Sungho (Department of Electrical and Electronic Engineering, Yonsei University Seoul, Korea)
Material： IEEE Conference Proceedings  (IEEE Conf Proc)
Volume： 2016  Issue： APCCAS  Page： 522-525  Publication year： 2016 
JST Material Number： W2441A  Document type： Proceedings
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Abstract/Point： In this paper, the reconfigura...

Register(free) or Log In to access     To see more with JDream III (charged).   {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=17A0055057&from=J-GLOBAL&jstjournalNo=W2441A") }}

Thesaurus term： *integrated circuit ,  scheduling ,  constraint condition(restriction) ,  simulation ,  *three dimension
Semi thesaurus term： 積層 ,  再構成可能性 ,  *時間短縮 , 【Automatic Indexing@JST】

JST classification (4)： General  (NC03161C) ,  Manufacturing technology of solid-state devices  (NC03030V) ,  Measurement,testing and reliability of solid-state devices  (NC03040G) ,  Semiconductor integrated circuit  (NC03162T)

Terms in the title (6)： スタック ,  試験時間 ,  3次元 ,  集積回路 ,  テスト ,  アクセス