研究者
J-GLOBAL ID:200901030034395777   更新日: 2024年02月18日

四柳 浩之

ヨツヤナギ ヒロユキ | Yotsuyanagi Hiroyuki
所属機関・部署:
職名: 准教授
その他の所属(所属・部署名・職名) (1件):
  • 徳島大学  理工学部理工学科 電気電子システムコース   准教授
研究分野 (3件): 情報ネットワーク ,  計算機システム ,  電子デバイス、電子機器
研究キーワード (13件): 故障解析 ,  VLSIの設計とテスト ,  集積回路 ,  ディペンダブルコンピューティング ,  テスト容易化設計 ,  テスト生成 ,  LSIテスト ,  計算機工学 ,  検査 ,  論理回路 ,  design for testability ,  testing ,  Logic circuits
競争的資金等の研究課題 (16件):
  • 2023 - 2026 ダイ間配線の出荷後電気検査をも可能にする組込み型検査回路に関する研究
  • 2023 - 2025 チップレットシステムのライフサイクル信頼性強化設計技術
  • 2018 - 2021 積層チップ間の故障テスト用信号生成・供給回路設計手法の開発
  • 2017 - 2021 ICチップの入出力信号線の弛張発振回路を用いた破断予兆検出法に関する研究
  • 2014 - 2017 高位設計からのLSIの非スキャンテスト容易化動作合成及びテスト生成に関する研究
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論文 (95件):
  • 四柳 浩之. チップ間接続の半断線検出のための検査容易化設計手法. エレクトロニクス実装学会誌. 2023. 26. 2. 198-202
  • Hayato Miki, Eisuke Ohama, Hiroyuki Yotsuyanagi, Masaki Hashizume. Evaluation of a PUF Embedded in the Delay Testable Boundary Scan Circuit. 2023 International Technical Conference on Circuits/Systems, Computers, and Communications, ITC-CSCC 2023. 2023
  • Masao Ohmatsu, Yuto Ohtera, Yuki Ikiri, Hiroyuki Yotsuyanagi, Shyue-Kung Lu, Masaki Hashizume. Enhanced Interconnect Test Method for Resistive Open Defects in Final Tests with Relaxation Oscillators. 2022 IEEE 31st Asian Test Symposium (ATS). 2022
  • Masao Ohmatsu, Fumiya Sako, Yuki Ikiri, Hiroyuku Yotsuyanagi, Shyue Kung Lu, Masaki Hashizume. Detectability of Open Defects at Interconnects between Dies in 3D Stacked ICs with Relaxation Oscillators. 2022 IEEE CPMT Symposium Japan, ICSJ 2022. 2022. 94-95
  • 四柳 浩之, 橋爪 正樹. ディレイテスト可能なバウンダリスキャン設計手法. エレクトロニクス実装学会誌. 2021. 24. 7. 663-667
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MISC (161件):
  • 有元 康滋, 牧野 紘史, 四柳 浩之, 橋爪 正樹. TDC組込型バウンダリスキャンの観測セル部分選択による検査時間削減について. エレクトロニクス実装学術講演大会講演論文集. 2021. 35. 18B2-02
  • 知野 遥香, 菊池 愁也, 四柳 浩之, 橋爪 正樹. TDC 組込み型バウンダリスキャンを用いる信号遅延監視システムの検討. エレクトロニクス実装学術講演大会講演論文集. 2020. 34. 4C1-04
  • 中西遼太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛. 機械学習の異常検知による半断線故障判別法における温度依存性の検討. 電子情報通信学会技術研究報告. 2020. 119. 420(DC2019 86-97)(Web)
  • 池内 康祐, 神田 道也, 平井 智士, 四柳 浩之, 橋爪 正樹. バウンダリスキャンテスト回路を用いた待機モード時電気試験を可能にするTAPCの開発. エレクトロニクス実装学術講演大会講演論文集. 2019. 33. 12D1-01
  • 曽根田 伴奈, 神田 道也, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu. 電気試験法による実装基板内抵抗断線の出荷後検出法. マイクロエレクトロニクスシンポジウム論文集. 2019. 29. 131-134
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特許 (6件):
書籍 (3件):
  • Verilog HDLで学ぶコンピュータアーキテクチャ
    コロナ社 2024 ISBN:9784339029406
  • Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications
    Springer 2015
  • LSIテスティングハンドブック
    オーム社 2008 ISBN:4274206327
学歴 (4件):
  • - 1998 大阪大学 工学研究科 応用物理学
  • - 1998 大阪大学
  • - 1993 大阪大学 工学部 応用物理学
  • - 1993 大阪大学
学位 (1件):
  • 博士(工学) (大阪大学)
経歴 (6件):
  • 2017/04 - 現在 徳島大学 大学院社会産業理工学研究部 准教授
  • 2016/04 - 2017/03 徳島大学 大学院理工学研究部 准教授
  • 2007/04 - 2016/03 徳島大学 大学院・ソシオテクノサイエンス研究部 准教授
  • 2005/06 - 2007 徳島大学工学部 助教授
  • 2003/12 - 2005 徳島大学工学部 講師
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受賞 (15件):
  • 2022/06/15 - 社団法人 エレクトロニクス実装学会 2022アカデミックプラザ賞 遅延故障検査容易化バウンダリスキャンにおける観測対象判別回路による検査時間短縮
  • 2022/02/24 - IEEE CASS Shikoku Chapter IEEE CASS Shikoku Chapter Best Paper Award Open Defect Detection Not Utilizing Boundary Scan Flip-Flops in Assembled Circuit Boards
  • 2021/04 - 徳島大学 教養教育賞 教養教育(一般教養教育科目群)
  • 2019/06/21 - International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC) Best Paper Award On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs
  • 2018/12/06 - 電子情報通信学会 ディペンダブルコンピューティング研究専門委員会 第5回研究会若手優秀講演賞 TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減
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所属学会 (3件):
エレクトロニクス実装学会 ,  電子情報通信学会 ,  IEEE
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