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J-GLOBAL ID：200902256872175683   整理番号：09A0813294

スロット型フローティングシールドを最適化した高性能遅波伝送線路

High-Performance Slow-Wave Transmission Lines With Optimized Slot-Type Floating Shields

著者 (4件)： CHO Hsiu-Ying (Taiwan Semiconductor Manufacturing Co., Hsinchu, TWN) ,  YEH Tzu-Jin (Taiwan Semiconductor Manufacturing Co., Hsinchu, TWN) ,  LIU Sally (Taiwan Semiconductor Manufacturing Co., Hsinchu, TWN) ,  WU Chung-Yu (National Chiao Tung Univ., Hsinchu, TWN)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 56  号： 8  ページ： 1705-1711  発行年： 2009年08月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最適化したスロット型フローティングシールドを備えた斬新な遅波伝送線路を提示した。周期スロット型フローティングシールドを伝送線路の直下に挿入して基板を遮蔽し,電磁伝搬波長を短縮する。ストリップ長(SL),ストリップ間隔(SS),フローティングシールド金属層位置の変更により,波長,減衰比,特性インピーダンスの調節可能性を示した。SL,SS,金属層位置の異なるスロット型フローティングシールドを解析した。最小SLが最善の結果をもたらすと結論した。最も適切なスロット型フローティングシールドに達することを可能とする設計指針を作製可能である。45nmCMOSプロセス技術によりテスト構造を作製し,50GHzまでの測定と電磁シミュレーションを実施した。通常の伝送線路との比較で,9倍を超える高い実効比誘電率値,および6倍を超える良好なQ係数を実証した。50GHzにおいて0.85nmという短い波長が得られ,67%を超えるシリコン面積の節約を達成できた。

シソーラス用語： *伝送線路 ,  遅波回路 ,  コプレーナ導波路 ,  *電磁遮蔽 ,  計算機シミュレーション ,  波長 ,  減衰定数 ,  比率 ,  誘電率 ,  最適設計
準シソーラス用語： 減衰比 ,  電磁シミュレーション

分類 (1件)： 伝送線  (NC04030C)

タイトルに関連する用語 (6件)： スロット ,  シールド ,  最適化 ,  高性能 ,  遅波 ,  伝送線路