特許
J-GLOBAL ID：200903054629573834
半導体集積回路、スキャン回路設計方法、テストパターン生成方法、および、スキャンテスト方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
原 謙三
, 木島 隆一
, 金子 一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-225962
公開番号（公開出願番号）：特開2006-047013
出願日： 2004年08月02日
公開日（公表日）： 2006年02月16日
要約：
【課題】シフト数およびスキャン出力端子数を抑制することができ、故障見逃しのない半導体集積回路を実現する。【解決手段】複数のフリップフロップがツリー状構成をなすスキャンチェーン4と、全体で複数のフリップフロップがシリアルに接続されたスキャンチェーン5・6とを設ける。スキャンチェーン4にはクロック信号CLKHでスキャン入力端子2からスキャンデータ設定値を設定し、スキャンチェーン5・6にはクロック信号CLK・CLKVでスキャン入力端子2からスキャンデータ設定値を設定する。また、組合せ回路部分からのキャプチャデータを、スキャンチェーン5がスキャンチェーン4のフリップフロップFF8・FF6・FF3からパラレルにデータを受け取って、スキャン出力端子3からシリアルにスキャンアウトする。【選択図】図1
請求項（抜粋）：
スキャン方式で設計された半導体集積回路において、
複数のフリッププロップからなってシフトレジスタとして動作し、少なくとも一箇所で複数のシフト経路に分岐するツリー状構成をなす第1のスキャンチェーンと、
シリアルに接続された複数のフリップフロップからなってシフトレジスタとして動作し、前記第1のスキャンチェーンの分岐された前記各シフト経路の末端のフリッププロップからのスキャンデータをパラレルに受け取る第2のスキャンチェーンとの組合せを単位とするスキャン設計回路を備えていることを特徴とする半導体集積回路。
IPC (3件)：
G01R 31/28
, H01L 21/822
, H01L 27/04
G01R31/28 G
, G01R31/28 P
, H01L27/04 T
2G132AA01
, 2G132AB01
, 2G132AC14
, 2G132AG08
, 2G132AG12
, 2G132AK14
, 2G132AK23
, 2G132AL05
, 2G132AL09
, 5F038DT04
, 5F038DT05
, 5F038DT06
, 5F038DT15
, 5F038EZ10
, 5F038EZ20
