特許

J-GLOBAL ID：200903089598282052

CMOS大小比較回路

発明者： 中島 康彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-193352
公開番号（公開出願番号）：特開2000-029666
出願日： 1998年07月08日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 フルカスタムにより実現可能で、部品の種類が少なく、回路規模が小さくて動作速度の速い比較回路を提供する。【解決手段】 CMOS大小比較回路は、3ビット入力信号DX、DYの最上位ビットの一方が他方より大きいか否かで定まる第1の比較信号Aと、入力信号のそれぞれの最上位ビットの一方が他方以上か否かで定まる第2の比較信号Bと、入力信号の中間ビットの大小関係で定まる第1及び第2の選択信号S1、S2と、入力信号の最下位ビットの一方が他方より大きいか否かで定まる第3の選択信号S3とを発生し、第1、第2及び第3の選択信号S1〜S3に応じて第1及び第2の比較信号A及びBのいずれかの反転信号を出力することにより入力信号の比較結果を表す出力を得る3ビット比較回路を一単位とする。

請求項（抜粋）：

3ビットの2つの入力信号(DX(3),DY(3))のそれぞれの最上位ビットの一方が他方より大きいか否かで定まる第1の比較信号(A又はC)と、前記入力信号のそれぞれの最上位ビットの一方が他方と等しいか又はより大きいか否かで定まる第2の比較信号(B又はD)と、前記入力信号のそれぞれの中間ビットの一方が他方より大きいか否かで定まる第1の選択信号(S1又はS4)と、前記入力信号のそれぞれの中間ビットの一方が他方より小さいか否かで定まる第2の選択信号(S2又はS5)と、前記入力信号のそれぞれの最下位ビットの一方が他方より大きいか否かで定まる第3の選択信号(S3又はS6)とを発生する信号発生回路と、前記第1、第2及び第3の選択信号(S1〜S3又はS4〜S6)に応じて前記第1及び第2の比較信号(A及びB又はC及びD)のいずれかの反転信号を出力することにより前記入力信号の比較結果を表す出力を得る3ビット比較回路とを備え、前記3ビット比較回路を一単位とするCMOS大小比較回路。

IPC (3件)：

G06F 7/02 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

G06F 7/02 G ,  H01L 27/08 321 L

Fターム (7件)：

5F048AA00 ,  5F048AB02 ,  5F048AB03 ,  5F048AB04 ,  5F048AB10 ,  5F048AC03 ,  5F048BA01