論理回路

発明者： ,
出願人/特許権者：
代理人 (1件)：真田有
公報種別：公開公報
出願番号（国際出願番号）：特願2004-176140
公開番号（公開出願番号）：特開2004-362597
出願日： 2004年06月14日
公開日（公表日）： 2004年12月24日
要約：

【課題】 CMOS論理回路において、高速動作および拡張性の高い回路設計を可能にし、部品の調整手間を大幅に減少させることにより開発工数を大幅に削減し、さらに、同一の基本部品を使用することにより歩留りの向上を図れ製造価格の低廉化を促進する。【解決手段】 16ビット全加算演算回路(IADD16)が、半加算演算部38と、第1演算部39と、第2演算部40と、第3演算部41と、第4演算部42とをそなえて構成する。【選択図】図14

請求項（抜粋）：

n2(n2は2のm2乗なる整数,ここでm2は2以上の偶数)ビットからなる第1の入力信号とn2ビットからなる第2の入力信号の反転信号とが入力され、該第1の入力信号と該第2の入力信号の反転信号との半加算演算を行なう半加算演算部と、該第1の入力信号と該第2の入力信号の反転信号とを所定数ビットごとに区切って全加算演算を行ない、その結果を複数の状態信号を用いて第q1キャリー,第q2キャリー,第q3キャリー,第q4キャリーとして出力する第1演算部と、該第q1キャリーと該第q2キャリーとの論理積情報を複数の状態信号を用いて第q5キャリーとして出力するとともに、該第q3キャリーと該第q4キャリーとの論理積情報を複数の状態信号を用いて第q6キャリーとして出力する第2演算部と、少なくとも、該第q5キャリーと該第q6キャリーとからn2ビット全てのキャリーの論理積情報を複数の状態信号を用いて第q7キャリーとして出力する第3演算部とをそなえ、該半加算演算部の出力と、該第q7キャリーとの排他的論理和を行ない全加算演算結果を行なう第4演算部とをそなえて構成されたことを特徴とする、論理回路。

IPC (2件)：

G06F7/50 , H03K19/20

FI (2件)：

G06F7/50 K , H03K19/20

Fターム (17件)：

5B016AA02 , 5B016AA10 , 5B016BA02 , 5B016CA01 , 5B016FA04 , 5J042BA00 , 5J042BA19 , 5J042CA00 , 5J042CA08 , 5J042CA19 , 5J042CA22 , 5J042CA23 , 5J042CA24 , 5J042CA26 , 5J042CA27 , 5J042CA28 , 5J042DA04

引用特許：

出願人引用 (9件)

半導体装置
公報種別：公開公報出願番号：特願平4-339981 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
パストランジスタ論理回路
公報種別：公開公報出願番号：特願平7-315603 出願人：川崎製鉄株式会社
アメリカ合衆国特許4,566,064号公報

全件表示

前のページに戻る