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J-GLOBAL ID：201102225258233214   整理番号：10A0806147

Verilog-HDLに基づくRISC/DSPマイクロプロセッサIPコアの設計

Design of a RISC/DSP Microprocessor IP Core Based on Verilog-HDL

著者 (3件)： CHEN Fu-rong (Coll. of Computer and Control, Guilin Univ. of Electronic Technol., Guangxi, Guilin) ,  ZHANG Xiang-wen (Coll. of Computer and Control, Guilin Univ. of Electronic Technol., Guangxi, Guilin) ,  CAO Mei-shuang (Coll. of Computer and Control, Guilin Univ. of Electronic Technol., Guangxi, Guilin)
資料名： Weidianzixue yu Jisuanji  (Weidianzixue yu Jisuanji)
巻： 26  号： 11  ページ： 70-73  発行年： 2009年 
JST資料番号： C2387A  ISSN： 1000-7180  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 汎用マイクロプロセッサと32-b定点DSPとして利用される新32ビット削減指図セットコンピュータ/デジタル信号処理装置(RISC/DSP)構造を発表する。統合DSPユニットは,同一レジスタセットにおいて演算論理ユニット(ALU)に並行して作動する。このマイクロプロセッサの性能は還元計算量で向上する。高符号密度のための可変教示体長,簡易プログラミングのための4段階パイプライン,および高速割込み/例外行動のための有限状態機械の概念について述べる。すべての原型がverilogHDLによってプログラムされる。EDAソフトウェア合成及び分析後に機能的シミュレーション画像のRTL構造と部分を付与する。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： *マイクロプロセッサ ,  *ハードウェア記述言語 ,  *RISCマシン ,  *設計データ ,  ディジタル信号プロセッサ ,  HDL【リポタンパク質】 ,  設計 ,  シミュレーション ,  演算器 ,  計算機プログラミング ,  コンピュータ ,  ソフトウェア ,  有限状態機械
準シソーラス用語： *Verilog ,  *RISC ,  *IPコア ,  DSP【プロセッサ】 ,  ディジタル信号処理装置 ,  演算論理ユニット ,  プログラミング

分類 (1件)： 計算機網  (JC03000K)

タイトルに関連する用語 (7件)： Verilog ,  HDL ,  RISC ,  DSP ,  マイクロプロセッサ ,  IPコア ,  設計