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J-GLOBAL ID：201102245432217836   整理番号：10A1141734

横方向リセスチャネル(LRC)と接続ゲート方式を使った3D NANDフラッシュメモリ

3D NAND flash memory with laterally-recessed channel (LRC) and connection gate architecture

著者 (3件)： YUN Jang-gn (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ., San 56-1 ...) ,  LEE Jong Duk (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ., San 56-1 ...) ,  PARK Byung-gook (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ., San 56-1 ...)
資料名： Solid-State Electronics  (Solid-State Electronics)
巻： 55  号： 1  ページ： 37-43  発行年： 2011年01月 
JST資料番号： H0225A  ISSN： 0038-1101  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 三次元(3D)スタックビットラインNANDフラッシュメモリを研究した。横方向リセスビットラインスタック形成のための作製プロセスフローを述べた。スタックビットライン構造を使ったプログラム動作のシミュレーションを行った。層間干渉(ILI)に注目し,スタックビットライン間の最小分離酸化膜厚を抽出した。横方向リセスビットラインスタックをもつ簡単なデバイスとアレイを作製し,電気的特性を測定した。3DスタックビットラインNANDフラッシュメモリへの適用を目的として,接続ゲートを持つ新しいアレイ方式を設計した。Copyright 2010 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *フラッシュメモリ ,  *素子構造 ,  横方向 ,  形態 ,  配線 ,  積層構造 ,  効果 ,  半導体プロセス ,  計算機シミュレーション
準シソーラス用語： *NANDフラッシュメモリ ,  *リセス構造 ,  三次元形状 ,  ビットライン ,  干渉効果

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 横方向 ,  チャネル ,  ゲート ,  3D ,  NANDフラッシュメモリ