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J-GLOBAL ID：201602232720883866   整理番号：16A0977812

0.034mm 2,725fs RMSジッタ,1.8%/V周波数プッシング,10.8-10nm FinFETCMOSにおける19.3GHz変圧器ベース分数N全ディジタルPLL【Powered by NICT】

A 0.034mm², 725fs RMS jitter, 1.8%/V frequency-pushing, 10.8-19.3GHz transformer-based fractional-N all-digital PLL in 10nm FinFET CMOS

著者 (13件)： Chao-Chieh Li (TSMC, Hsinchu, Taiwan) ,  Tsai Tsung-Hsien (TSMC, Hsinchu, Taiwan) ,  Min-Shueh Yuan (TSMC, Hsinchu, Taiwan) ,  Chia-Chun Liao (TSMC, Hsinchu, Taiwan) ,  Chih-Hsien Chang (TSMC, Hsinchu, Taiwan) ,  Tien-Chien Huang (TSMC, Hsinchu, Taiwan) ,  Hsien-Yuan Liao (TSMC, Hsinchu, Taiwan) ,  Chung-Ting Lu (TSMC, Hsinchu, Taiwan) ,  Hung-Yi Kuo (TSMC, Hsinchu, Taiwan) ,  Hsieh Kenny (TSMC, Hsinchu, Taiwan) ,  Chen Mark (TSMC, Hsinchu, Taiwan) ,  Ximenes Augusto (Delft University of Technology, The Netherlands) ,  Staszewski Robert Bogdan (Delft University of Technology, The Netherlands)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： VLSI Circuits  ページ： 1-2  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 10nm FinFETCMOSにおける小さなLCタンクベースADPLLは,インバータベースリング発振器PLLのそれに匹敵する面積を達成した。0.016mm~2を占めるDCOは10.8~19.3GHz(56.5%)への同調範囲を拡大するために制御可能なマルチターン磁気結合変圧器を使用した。微調整コンデンサバンクの多様性は,最大/最小ステップサイズ比を制限する2.3×であった。新しい準安定解決方式は,従来のADPLLのretimed FREF(CKR)の代わりに直接周波数基準(FREF)クロックを使用することができる。低複雑度推定量はTDCの逆行列を計算する。分数位相ジッタ(725fs)は<0.1mm約2のPLL間の初めてのサブピコ秒に達した。周波数プッシングは1.8%/Vであり,従来のリング型PLLよりも少なくとも50倍良いである。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： リング発振器 ,  *変圧器 ,  推定量 ,  *ジッタ ,  クロック ,  逆行列 ,  *周波数
準シソーラス用語： サブピコ秒 ,  周波数標準 ,  ステップサイズ ,  コンデンサバンク ,  磁気結合 ,  同調範囲 ,  ADPLL ,  *ディジタル位相同期ループ , 【Automatic Indexing@JST】

分類 (2件)： 音声処理  (JE05000E) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (6件)： RMS ,  ジッタ ,  プッシング ,  変圧器 ,  分数 ,  ディジタルPLL