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J-GLOBAL ID：201602274289486363   整理番号：16A0604003

65nm CMOSによる12.5Gb/s ENOB X kS/s冗長SARA DC【Powered by NICT】

A 12.5-ENOB 10-kS/s Redundant SAR ADC in 65-nm CMOS

著者 (2件)： Dai Zhang (Dept. of Electr. Eng., Linkoping Univ., Linkoping, Sweden) ,  Alvandpour Atila (Dept. of Electr. Eng., Linkoping Univ., Linkoping, Sweden)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 63  号： 3  ページ： 244-248  発行年： 2016年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： は生物医学的応用のための14ビット10kS/s逐次近似レジスタアナログ-ディジタル変換器(ADC)について述べた。強化された線形性を達成するために,均一な形状非バイナリ重み付け容量ディジタル-アナログ変換器を実装した。添加では,誤り訂正のための決定レベルをシフト動的に二次ビットアプローチを採用した。電力消費を低減するために,ADCもバイアス制御によるこの消費電力最適化したコンパレータを特徴としている。65nm CMOSプロセスでプロトタイプ,ADCは1.98μWを消費し,12.5コウモリ0.8Vのビット(ENOB)の有効数を提供する0.28mm²の活性面積を占める。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： バイアス ,  変換器 ,  線形性 ,  誤り訂正 ,  逐次近似 ,  コンパレータ ,  *DA変換器 ,  レジスタ ,  電力消費 ,  ディジタル方式 ,  プロトタイプ ,  重みづけ ,  *CMOS
準シソーラス用語： 電力最適化 ,  *ENOB , 【Automatic Indexing@JST】

著者キーワード (5件)： 逐次近似 ,  ディジタル誤差補正 ,  非2進重み付き ,  冗長性 ,  逐次近似レジスタ(SAR)AD変換器(ADC)

分類 (2件)： 半導体集積回路  (NC03162T) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： CMOS ,  ENOB ,  冗長 ,  SARA ,  DC