高性能サブ10nm finWバルクFinFET技術に向けて【Powered by NICT】

Chiarella T.; Kubicek S.; Rosseel E.; Ritzenthaler R.; Hikavyy A.; Eyben P.; De Keersgieter A.; Ragnarsson L-A.; Kim M.-S; Chew S.-A; Schram T.; Demuynck S.; Cupak M.; Rijnders L.; Dehan M.; Horiguchi N.; Mitard J.; Mocuta D.; Mocuta A.; Thean A. V-Y.

文献

J-GLOBAL ID：201602274358788736 整理番号：16A1151374

高性能サブ10nm finWバルクFinFET技術に向けて【Powered by NICT】

Towards high performance sub-10nm finW bulk FinFET technology

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著者 (20件)： , , , , , , , , , , , , , , , , , , ,
資料名：
巻： 2016 号： ESSDERC ページ： 131-134 発行年： 2016年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

に埋め込まれたソース/ドレイン(e_SD)二重エピを特徴とするシリコンチャネルバルクFinFET CMOSデバイスにおける重要な性能要素の有効性と限界を示した。10nm以下のフィン幅をさらにスケーリングするためにはアクセス抵抗とS/D重なり容量の両方に影響を及ぼすことが示されているnMOSとpMOS両デバイスの移動度挙動をさらに劣化させる。フィン幅のためのリング発振器の機能性を実証した~4nmまで最適化したエピタキシャルS/D再成長の選択。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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音声処理 , 符号理論

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