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J-GLOBAL ID：201602285827104038   整理番号：16A0922447

メモリスタベース圧縮センシングアーキテクチャ【Powered by NICT】

A memristor-based compressive sensing architecture

著者 (6件)： Fengyu Qian (Department of Electrical and Computer Engineering, University of Connecticut, Storrs, 06269, U.S.A.) ,  Yanping Gong (Department of Electrical and Computer Engineering, University of Connecticut, Storrs, 06269, U.S.A.) ,  Huang Guoxian (Department of Electrical and Computer Engineering, University of Connecticut, Storrs, 06269, U.S.A.) ,  Ahi Kiarash (Department of Electrical and Computer Engineering, University of Connecticut, Storrs, 06269, U.S.A.) ,  Anwar Mehdi (Department of Electrical and Computer Engineering, University of Connecticut, Storrs, 06269, U.S.A.) ,  Wang Lei (Department of Electrical and Computer Engineering, University of Connecticut, Storrs, 06269, U.S.A.)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： NANOARCH  ページ： 109-114  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： メムリスタは将来のメモリと計算布のための一つの有望な候補と考えられている。しかし,メムリスタに基づく回路の設計は,非理想的製造プロセス,得られた性能不確実性に起因する避けられない変動の重要な課題である。この種のランダム性は,多くの他の応用に利用できる,圧縮センシングに基づくデータ収集,ランダムセンシング行列により行われる。既存の圧縮センシングシステムは,通常,ディジタルCMOS回路,高ハードウェアの複雑さと限られたサンプリング速度の問題に悩まされるに実装した。本論文では,圧縮センシングのためのランダムセンシング行列を生成し,低コストと高性能動作を達成するためのメモリスタ素子における固有の変動を利用する。シミュレーション結果は,提案したメムリスタに基づく圧縮センシングアーキテクチャの利点を示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 生産工程 ,  ディジタル方式 ,  不確実性 ,  ハードウェア ,  *記憶装置 ,  シミュレーション ,  データ収集 ,  *計算機アーキテクチャ
準シソーラス用語： 高性能化 ,  ローコスト ,  サンプリング速度 ,  CMOS集積回路 ,  ランダム性 ,  *メモリスタ ,  *圧縮センシング , 【Automatic Indexing@JST】

分類 (1件)： 信号理論  (ND02020G)

タイトルに関連する用語 (3件)： メモリスタ ,  圧縮センシング ,  アーキテクチャ