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J-GLOBAL ID:201702213862616897   整理番号:17A0667751

源離散分布を改善したV pLDMOS SCR(p n p arranged)デバイスのためのESD保護設計【Powered by NICT】

ESD protection design for the 45-V pLDMOS-SCR (p-n-p-arranged) devices with source-discrete distributions
著者 (7件):
資料名:
巻: 2016  号: GCCE  ページ: 1-2  発行年: 2016年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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V HV pLDMOSデバイスのソース端零相配置を変化させることによって静電放電(ESD)信頼性の評価は,本報で検討した。試験と系統的解析から,伝統的なpLDMOS試料はESD問題(It2=0.107 A)における非常に弱いであることが分かった。同時に,ストライプ型pLDMOSはSCR(ドレイン端におけるp np配置)を埋込んだ場合純pLDMOSと比較して対応する2次破壊電流値は約501.9%向上させることができる。pLDMOS SCRはp np arrangedストライプ型と源離散法を持っている時には,これらの試料のトリガー電圧(Vt1)の値は,すべての~47V約45Vであった。次に,保持電圧(Vh)値は,OD列数の減少とともに緩慢に増加した。,2次破壊電流(It2)能力はS_DIS3を除いて3-A~4-Aにアップグレードした。,pLDMOS SCRの震源域における離散分布は,この埋込みSCRはドレイン側におけるp np配置されているとして効果的に抗ESD能力を向上すると結論付けることができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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分類 (2件):
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サイリスタ  ,  半導体集積回路 
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