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J-GLOBAL ID：201702216697021652   整理番号：17A0829127

BHNN:ブロックされたハッシング法を用いた深い神経回路網を圧縮するためのメモリ効率の良い加速器【Powered by NICT】

BHNN: A memory-efficient accelerator for compressing deep neural networks with blocked hashing techniques

著者 (3件)： Zhu Jingyang (Department of Electronic and Computer Engineering, Hong Kong University of Science and Technology, Hong Kong) ,  Qian Zhiliang (Department of Micro- and Nano- Electronics, Shanghai Jiao Tong University, Shanghai, China) ,  Tsui Chi-Ying (Department of Electronic and Computer Engineering, Hong Kong University of Science and Technology, Hong Kong)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ASP-DAC  ページ： 690-695  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,ブロックされたハッシング法を用いてメモリ要求を低減するための神経回路網を圧縮するための新しいアルゴリズムを提案した。従来ハッシング技術の上にブロックされた制約を加えることにより,計算のための空間的局所性が保存される試験誤り率は維持された。この方式を用いて,シナプス結合は実質的に予測精度損失の単純ニューラルネットワークと比較してない少なくとも(10×)により圧縮した。他の圧縮技術と比較して,提案したアルゴリズムは,重い圧縮領域で最良の性能を達成した。ブロックハッシング技術はハードウェアにやさしい,のハードウェアアーキテクチャの記憶階層を効率的に実装できる。ハードウェア効率を実証するために,Xilinx Virtex VII FPGAボード上で提案ブロックハッシング法を用いた深いニューラルネットワークのハードウェアアーキテクチャを実装した。32のハードウエアの並列性により,加速器は推論相におけるGPU上のCPUで22×及び3~5×のスピードアップを達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ニューラルネットワーク ,  *加速器 ,  計算機アーキテクチャ ,  誤り率 ,  *ハッシング ,  *記憶装置 ,  記憶階層 ,  シナプス形成 ,  *神経回路網 ,  アルゴリズム ,  FPGA ,  ハードウェア ,  局所性
準シソーラス用語： 予測精度 ,  *メモリ効率 , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  符号理論  (ND02030R) ,  ディジタル計算機ハードウェア一般  (JC04010C)

タイトルに関連する用語 (4件)： ハッシング ,  神経回路網 ,  メモリ効率 ,  加速器