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J-GLOBAL ID：201702218752358263   整理番号：17A0737477

組込み式プロセッサキャッシュのための可在線配置と低消費電力設計【JST・京大機械翻訳】

A design of online configurable and low power cache for embedded processor

著者 (4件)： LIU Kun-jie (Institute of VLSI Design, Zhejiang University) ,  MENG Jian-yi (Institute of VLSI Design, Zhejiang University) ,  YAN Xiao-lang (Institute of VLSI Design, Zhejiang University) ,  GE Hai-tong (Institute of VLSI Design, Zhejiang University)
資料名： Dianlu yu Xitong Xuebao  (Dianlu yu Xitong Xuebao)
巻： 14  号： 5  ページ： 37-41  発行年： 2009年 
JST資料番号： C2512A  ISSN： 1007-0249  CODEN： DYXUF9  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 本論文では,「組Pin合」技術に基づく組込みオンチップキャッシュ(キャッシュ)のライン構成可能構造を提案した。オンライン構成可能キャッシュは異なる応用に対して、キャッシュのグループ関連などのパラメータを配置することができ、そのため、応用性能が基本的に変わらない前提の下で、キャッシュの動的消費電力を有効に下げることができる。その中で、水平組Pin合方式とGATED-VDD技術との併用は、有効に電力消費を低減できるだけでなく、超ミクロンプロセスにおける絶えずの静的リーク電力を低減することができる。この構造を32-BIT組込みプロセッサCK510に応用し、POWERSTONEテストベンチマークにおける一組の応用テストにより、組Pin合可がオンラインでキャッシュ構造を配置することは、プロセッサの消費電力を著しく低減できることが明らかになった。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： *演算プロセッサ ,  電力消費 ,  *消費電力 ,  *キャッシュメモリ
準シソーラス用語： 組込プロセッサ ,  漏れ電力 ,  動的消費電力 ,  *低電力化 , 【Automatic Indexing@JST】

著者キーワード (4件)： embedded processor ,  cache ,  configurable design ,  low power

分類 (2件)： 記憶方式  (JC02040V) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 組込み ,  プロセッサ ,  キャッシュ ,  低消費電力 ,  設計